JPS63232457A - 相補形金属酸化膜半導体デバイスを製造するための方法 - Google Patents

相補形金属酸化膜半導体デバイスを製造するための方法

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JPS63232457A
JPS63232457A JP62326641A JP32664187A JPS63232457A JP S63232457 A JPS63232457 A JP S63232457A JP 62326641 A JP62326641 A JP 62326641A JP 32664187 A JP32664187 A JP 32664187A JP S63232457 A JPS63232457 A JP S63232457A
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mask
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ステファノ・マッザーリ
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    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＣＭＯＳデバイス製造するための方法に関す
るものである。
公知のように、相補形金属酸化膜半導体（０ＭＯ８）技
術は長い間集積回路産業で重要な役割を演じてきた。こ
の技術では、もとにＮまたはＰドープしたサブストレー
トに深いＰまたはＮドープした領域を作った後で、Ｐチ
ャネトランジスタとＮチャネルトランジスタの両方が形
成される。この態様で、静止状態では実質上電力消費が
零である論理回路を提供することが可能である。さらに
、０ＭＯ３構造の利点の中でも言及すべきであるのは、
高いスイッチング速度、バイポーラデバイスとの互換性
および放射線に対する免疫性である。
しかしながら、深いウェルが存在するせいである寄生Ｓ
ＣＲ構造のラッチやアップの問題の他にも、０Ｍ０８回
路はわずか１個の型のトランジスタしか採用していない
ＭＯ８集積回路はど密集していないが、より複雑である
。これによって、数ある中１も、基礎デバイスを形成す
る多数の層や、とりわけ多数の所要のマスキングが必要
となる。典型的には、実際ＮＭＯ５構造は５つのマスキ
ングステップを用いることにより得られる７つの層を含
むが１．一方ＣＭＯ８構造は１２個の層を含みかつ１０
のマスキングステップを必要とする。　特に、後でより
詳細に説明されるように、ＣＭＯＳデバイスを作るため
に目下使用されている方法は、一般に反対の態様でドー
プされるサブストレートでのウェルの形成と、適当なマ
スクによる能動領域の規定と、反対の導電性を有する絶
縁領域を形成するために異なる原子（典型的には硼素と
燐）を注入するための２つの連続マスキングステップと
を含む。この方法はさらに、２個の相補形トランジスタ
のゲート同様、それらのソース領域およびドレイン領域
と金ｇｊ４被覆とを形成し、かつそのゲート領域と金属
化層との間に含まれる誘電層を形成するためのさらなる
ステップを含む。
上述のように、０ＭＯ８構造を作るための全方法はこの
ように１０個のマスキングステップを必要とし、そ、の
ため完成したＣＭＯＳデバイスは製造コストが予め設定
されている。
しかしながら、各マスキングステップが比較的高いコス
トであることを考慮すれば、製造ステップの数、特にマ
スキングステップの数を減じるように基本的な製造方法
・を修正することが必要であると感じられる。
したがって、この発明の目標は製造ステップ、特にマス
キングステップを減じさせるＣＭＯＳデバイスを製造す
るための方法を提供することである。
この目標の中でも、この発明の特定の目的は、本来現在
公知でありかつ集積デバイスの製造で使用されており、
さらにエレクトロニクス産業で現在使用中の機械の使用
を必要とする方法のステップを含む方法を提供すること
である。
特に、この発明の目的は公知の方法に従って作られたデ
バイスに関して類似しているかまたは改良すらされてい
る電気作用を有するデバイスを提供する方法を提供する
ことである。
後で明らかになるであろう他の目的と同様に上述の目標
および目的は、この発明に従って特許請求の範囲で規定
されるようなＣＭＯＳデバイスを作るための方法により
達成される。
この発明の特徴および利点は添付の図面に非制限的な具
体例としてのみ例示されている、好ましいが限られたも
のではない実施例の説明から明らかになるであろう。
公知の方法に従ったフィールド酸化層を形成するまでの
製造ステップを例示している第１図のａないしｍについ
てまず参照していく。
詳細には、オリエンテーション［１００１および抵抗率
２．５ないし３．５Ωｃｍを有するＮ型シリコンウェー
ハ（第１図に示されている）から開始して、最初の酸化
が実施され、それは１７００Ａの厚さを有する層２（第
１図のａを見られたい）の獲得をもたらす。次にＰウェ
ルの規定のためにマスキングステップが実施される。そ
のときレジスト層が生成され、さらに写真平版技術によ
り、Ｐウェルが得られる領域の上に窓が形成される（第
１図のｂに２０で示される）。続いて第１図のｂで矢印
４により示されるように、硼素が注入され、そこにはま
たレジストマスク層３、窓２０、および注入された硼素
原子を表わす薄い層５が示されている。その後で酸化層
はマスク３で被覆されていない酸化層２の一部を除去す
るためにエツチングで取り去られ、このようにして残存
する酸化層が２′で示される第１図のＣの構造が得られ
る。次に、第１図のｄに６で示されているＰウェルを得
るために注入されたイオンが熱拡散される。このステッ
プの間に酸化層７が形成され、これは約２７００Ａの厚
さを有し、かつシリコンウェーハの上部表面を被覆する
。次にこの構造は酸化層７を除去するためにエツチング
されて、第１図のｅの構造を得る。続いて第２の酸化が
実施され、９００Ａの厚さを有する酸化層８の形成（第
１図ｆ）をもたらす。次に（第１図のｇを見られたい）
図中に９で示される窒化物層Ｓｌ、Ｎ４が生成される。
その後でマスキングステップが実施されて能動領域を規
定するが、それは写真平版技術によるレジスト層の生成
およびマスキングを含み、マスク内に適当な窓を獲得す
る。レジスト部分１０と窓２３ないし２５が見られる第
１図のｈの構造はこのようにして得られる。詳細には、
公知の方法に従って、Ｐウェル領域６とＰチャネルトラ
ンジスタが形成される領域との上にまたがって配置され
た、２５で示される窓は現在７ミクロンの最小幅ををす
る。次にマスク１０により被覆されていない領域で窒化
物層がエツチングで取り去られ、絶縁領域を得るために
硼素および燐が注入される領域を除去する。９′が残存
する窒化物部分を示している第１図の１の構造はこのよ
うにして得られる。次にＰ−型絶縁を得るためにマスキ
ングステップが実行される。マスクがそのときに生成さ
れるが（第１図のｊに１１で示される）、Ｐウェル領域
とＰ−ドープ領域が形成されるいずれか他の領域とだけ
は被覆されずに残される。
次に軽度の硼素注入が実施される。このステップは第１
図のｊに示されており、矢印１２は硼素の注入を表わし
、一方薄い層１３は注入された硼素の原子を表わす。わ
かるように、このステップの間は、Ｐウェルが設けられ
たシリコンウェーハの部分（図の右側）を被覆する窒化
物層９′の部分はその領域への硼素イオンの注入を妨げ
る。次に、第１図のｋに示されるように、レジストマス
ク１４が生成される。ここではレジストマスク１４はＰ
ウェル領域を被覆し、一方でマスク１４により被覆され
ていない窒化物層゛９′の部分は下にある領域が注入を
受けないようにし、そこにはＰチャネルトランジスタが
形成される。次に図中で矢印１５および燐原子が蓄積さ
れる薄い層１６により表わされるように、Ｎ″′型絶縁
を得るために燐が注入される。続いて第１図の痣で例示
されるように、熱ステップが実施されて注入された不純
物の活性化を獲得し、絶縁の拡散と絶縁Ｐ−ドープ層１
７およびＮ−ドープ層１８の形成をもたらす。
次にフィールド酸化が実施され、それは窒化物部分９′
の変形とともにフィールド酸化領域１９の形成（第１図
のｍ）をもたらす。次にＰウェルの内側にＮチャネルト
ランジスタを、さらにサブストレートでＰウェルの左側
にＰチャネルトランジスタを製造するためにさらなるス
テップが引き続いて行なわれる。
完全を期すために、既に説明されかつ第１図の同じ参照
番号により示された層の他に、Ｎチャネルトランジスタ
２６のドレインを規定するＮ十導電型層２８、またＮ＋
型でソースを規定する層２９、同様に同じトランジスタ
のゲート層３０、Ｐチャネルトランジスタ２７のソース
を規定するＰ＋型層３２、またＰ＋型でドレインを規定
する層３３およびこのトランジスタ２７のゲートを形成
する層３４を含む完全な構造が第２図に例示されている
。誘電層３１と金属化層３５でこの構造は完全になる。
それゆえ第２図の構造はそっくりそのままでは１０のマ
スキングステップを必要とし、そのうちの３つは第１図
のａないしｍの説明で示されたように、これは能動領域
を規定しかつＰ−およびＮ−絶縁領域を形成するための
ものである。
この発明に従えば、その代わりにわずか２つのマスキン
グステップにより能動領域を規定しかつ絶縁を形成する
ことが可能である。
この発明は最初、Ｐウェルを形成しさらに窒化物層９を
生成するまでは、先行技術に従ったものと同一である方
法のステップを含む。これらステップは例示されておら
ず、さらに第３図のａは第１図のｇに対応する構造を既
に例示しており、そこに関しては統一のために同じ参照
番号が維持されている。それゆえＮ型サブストレート１
、Ｐウェル領域６、酸化ＩＷ８および窒化物層９を含む
構造から始まって、第３図のｂに４０で示されるように
、まずレジスト層によりシリコンウェーハの主要表面が
被覆される。次に、適当な窓４１を規定する、残存する
レジスト部分４０′を示している第３図のＣに例示され
る構造の獲得をもたらす普通の写真平版方法により、マ
スキングステップが実施される。注目され得るように、
ここでは窓４１は絶縁が提供される領域でＰウェルにの
み延在し、実際はＰ領域のみの能動領域を規定する。
それゆえこの場合、窓４１は第１図のｈの窓２５の幅の
半分、すなわち３．５μｍ±０６２μｍに実質上等しい
長さを有する。次に窓４１に配置される窒化物部分が第
３図のｄに例示されるようにエツチングで取り去られ、
そこには残存する窒化物領域は１０９で示されている。
Ｐ領域に対する能動領域を規定するするためのこのマス
クは次に絶縁させる硼素を注入するために使用される。
このステップは第３図のｅに例示されており、矢印４２
は硼素注入を表わし、一方第１図のｊと同じ表記を用い
て、薄い層１３は注入された硼素原子を表わす。次にレ
ジストマスク４０′が除去されさらにフォトレジストが
さらに生成され、第３図のｆで４４で示される層の獲得
をもたらす。次にＮ領域だけの能動領域の規定のために
、普通の写真平版技術に従ってマスキングステップが引
き続き行なわれる。こうして第３図のｇの構造が獲得さ
れ、そこでは４４′はＰウェル領域を被覆するレジスト
層とＰチャネルトランジスタが形成される能動領域との
部分を示している。次に露出された窒化物部分がエツチ
ングで取りさられ、窒化物層１０９に窓４５を形成する
。またこの場合、窓４５は第１図のｊの窓２５のおよそ
半分に等しく、さらにより正確には３．５μｍ±０．２
μｍに等しい幅を有する。次にＮ−型絶縁を形成するた
めに燐が注入される。前記注入は第３図のｉに矢印４６
により表わされているが、一方小さな層１６はここでは
また蓄積された燐原子を表わす。次にレジスト層４４が
除去され、こうしてＮ型サブストレード１、Ｐウェル領
域６、注入された硼素および燐原子を収容している小型
層１３および１６、被覆層８、同様に、形成されるＮチ
ャネルトランジスタおよびＰチャネルトランジスタの能
動領域を被覆する窒化物部分９′を示している第３図の
ｊの構造を手に入れる。２個のトランジスタのソース、
ドレインおよびゲート領域同様にフィールド酸化物を、
さらに保護層および金属化層を形成するために上で説明
されたように、この構造は第１図の肛のものに対応し、
かつこのデバイスを製造するための従来のさらなるステ
ップに従うべきである。゛ わかるように、第３図に例示される方法に従って、能動
領域を規定しかつ絶縁領域を形成するためには先行技術
で必要とされた３つのステップの代わりにわずか２つの
マスキングステップで充分である。これは、絶縁を形成
するために必要とされる原子を注入するためにも使用さ
れるそれぞれのマスクにより、別個にＮ型能動領域とＰ
型部動領域とを規定することにより達成される。それゆ
えこの態様では１つのマスクの除去がＣＭＯＳデバイス
を製造するための全過程で達成され、それに関連する、
製造コストの削・減の利点や、それゆえ完成した製品の
利点を伴う。
この発明が重要な利点の達成も可能にするという事実が
強調される。実際、Ｐ″′型およびＮ−型絶縁を得るた
めの硼素および燐注入の間、レジストの部分がまたエツ
チングされていない窒化物領域を被覆しているので（公
知の方法のそれぞれ第１図のｊおよびｋと比較して第３
図のＣおよびｅを見られたい）、注入されたイオンに対
しより大きなスクリーニング効果が達成される。それゆ
えこれは注入エネルギの増加を可能にし、それはフィー
ルド酸化物の下のチャネル・ストッパの効率の増加をも
たらす。増加したスクリーニングのお陰で、注入された
原子のドーズ量がまた増加されても、電界寄生トランジ
スタのしきい値電圧の上昇は常に前記トランジスタに対
し必要とされる破壊電圧と両立するように発生される。
この発明に従った方法では先行技術では１回であった代
わりに２回の別個の窒化物のエツチングが必要とされる
けれども、この発明に従った方法は経済的にはより有利
である。しかしながら、酸化物上での第１の窒化物エツ
チングの選択性のせいで、前記酸化物（最初は９００Ａ
の厚さ）はエツチング後には５００Ａと７０ＯＡの間か
らなる厚さを有するようになり、そのためＮ型能動領域
マスクが不良設置されたならば、第２の窒化物エツチン
グで残存している酸化物もすべて除去される危険がある
。これは被覆されていないシリコンへの直接的な燐注入
をもたらし得るが、これは重大な不利とはならない。
２個の能動領域を別個に規定するための２個のマスクを
整列させることから問題が生じ得るおそれがある。それ
ゆえ窒化物中の窓を広くして、レイアウトの規則を緩め
るようにすることが必要である。したがって、能動領域
の寸法は、上で説明されたように被覆されていないシリ
コンへの燐注入を可能にして２個の能動領域マスクを意
図的に重ねるように、使用されている方法および露出機
械に依存する量だけ（典型的にはおよそ１ミクロンに等
しい量だけ）意図的に軽減される。
前の説明から明らかであるように、この発明は意図され
た目標を充分に達成する。より少数の所要のマスキング
ステップでＣＭＯＳデバイスを製造できるようにする方
法が実際に説明されている。
完成されたデバイスは、エネルギおよび注入ドーズ量が
増加されたときにはより良くなりはしないとしても、実
質的に先行技術に従って製造されたデバイスと同じ電気
特性を有する。
このように考えられたこめ発明はすべてこの発明の概念
の範囲内にある無数の修正および変更が可能である。
特に、同じウェルにより多くのトランジスタをまたは同
じサブストレート領域により多くのトランジスタを形成
するために同じステップが必要とされることが指摘され
るべきである。これは、必要ならば、ウェルまたはサブ
ストレートの端縁領域で絶縁を形成するよう意図された
不純物（上の実施例で例示されたように）と、同じウェ
ルまたはサブストレート領域で形成されるトランジスタ
間で絶縁を形成するよう意図された不純物との両方を同
じマスクで注入することにより可能である。
もちろんこの場合、同じトランジスタの型（Ｎチャネル
またはＰチャネルのいずれか）が同じウェルまたはサブ
ストレート領域に形成される。
さらに、−続きのマスキングおよび絶縁形成ステップは
、まずサブストレートに能動領域を規定してそこに絶縁
領域を形成し、次にウェルに能動領域を規定してそこに
絶縁領域を形成することにより逆転され得る。
さらに、この詳細はすべて他の技術的に同等の要素と置
換され得る。
種々の手順のステップを例示し、さらに０ＭＯ８構造を
得るために先行技術に従って異なる層を設けている半導
体ウェーへの断面図である。
第２図は完成したＣＭＯＳ構造を備えている半導体ウェ
ーへの断面図である。
ステップを例示する、材料ウェーハの断面図である。
図において、１はＮ型シリコンウェーハ、３はレジスト
マスク層、６はＰウェル、９は窒化物層、１０はマスク
、１４はレジストマスク、１７はＰ−ドープ層、１８は
Ｎ−＝ドープ層、２０，２３．２４および２５は窓、２
６はＮチャネルトランジスタ、２７はＰチャネルトラン
ジスタである。
特許出願人　エッセ・ジ・エッセ・ミクロエレットロ二
−カ拳エッセーヒ−ｙ

Claims (6)

    【特許請求の範囲】
  1. （１）１個の主要面を有しかつ第１の導電性の型を有す
    るサブストレートを含む半導体ウェーハにおいて、実質
    的に前記第１の導電性の型と反対の第２の導電性の型の
    ウェルを形成するステップと、 ＣＭＯＳトランジスタの能動領域を規定するためにおよ
    び前記サブストレートにおよび前記ウェルに少なくとも
    前記ウェルの両端縁部分に反対の導電性の型を有する絶
    縁領域を形成するために、前記半導体ウェーハの前記主
    要面をマスクするステップと、 前記サブストレートにおよび前記ウェルに少なくとも１
    個のＮチャネルトランジスタと１個のＰチャネルトラン
    ジスタとを形成するステップとを含むものであって、前
    記マスクするステップが前記半導体ウェーハの前記主要
    面で前記ウェルに能動領域を規定するための第１のマス
    クを生成するステップと、 前記ウェルに前記第１のマスクの第１の開口を介して第
    １の導電性決定不純物を導入し、前記ウェル内に前記第
    ２の導電性の型の絶縁領域を形成するステップと、 前記半導体ウェーハの前記主要面で、前記サブストレー
    トに能動領域を規定するための第２のマスクを生成する
    ステップと、 前記サブストレートに前記第２のマスクの第２の開口を
    介してさらなる導電性決定不純物を導入して、前記サブ
    ストレートに前記第１の導電性の型の絶縁領域を形成す
    るステップと、 前記サブストレートにおよび前記ウェルに前記第１およ
    びさらなる不純物を拡散させ、さらに前記絶縁領域を形
    成するステップとを含むことを特徴とする、ＣＭＯＳデ
    バイスを製造するための方法。
  2. （２）前記第２のマスクの前に前記第１のマスクが生成
    されることを特徴とする、特許請求の範囲第１項に記載
    の方法。
  3. （３）前記第１のマスクの前に前記第２のマスクが生成
    されることを特徴とする、特許請求の範囲第１項に記載
    の方法。
  4. （４）前記第１のマスク生成ステップが前記半導体ウェ
    ーハの前記主要面上にレジスト層を生成し、かつ前記レ
    ジスト層に前記第１の開口を得るために前記レジスト層
    を写真平版的にマスクすることを含み、前記第１の開口
    が前記ウェルの端縁領域でおよび／または前記ウェルの
    内側で前記ウェルと面していることを特徴とする、特許
    請求の範囲第１項ないし第３項のいずれかに記載の方法
    。
  5. （５）前記第２のマスク生成ステップが前記半導体ウェ
    ーハの前記主要面上でレジスト層を生成し、前記レジス
    ト層に前記第２の開口を得るために前記レジスト層を写
    真平版的にマスクすることを含み、前記第２の開口が前
    記サブストレートの領域で前記ウェルの端縁領域に隣接
    しておよび／またはそれらに隣接しないでかつ前記サブ
    ストレートに形成されるトランジスタの絶縁領域の両側
    でおよび／または片側で前記サブストレートに面するこ
    とを特徴とする、特許請求の範囲第１項ないし第４項の
    いずれかに記載や方法。
  6. （６）前記半導体ウェーハの前記主要面上に酸化層を生
    成しかつ前記ウェルが形成された後で前記酸化層の上に
    窒化物層を生成することを含み、前記マスクするステッ
    プの後でしかも前記不純物導入ステップの前に、前記開
    口に面する前記窒化物層の部分がエッチングで取り去ら
    れて前記能動領域を規定することを特徴とする、特許請
    求の範囲第１項ないし第５項のいずれかに記載の方法。
JP62326641A 1986-12-23 1987-12-22 相補形金属酸化膜半導体デバイスを製造するための方法 Pending JPS63232457A (ja)

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Application Number Priority Date Filing Date Title
IT22853A/86 1986-12-23
IT22853/86A IT1200578B (it) 1986-12-23 1986-12-23 Procedimento per la fabbricazione di dispositivi cmos con riduzione del numero di fasi di mascheratura

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