JP3003542B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体基板の表面と表面上とにそれぞれ拡散
層と薄膜パターンとを形成する半導体装置の製造方法に
関する。

【０００２】

【従来の技術】半導体基板の表面に形成された拡散層と
半導体基板の表面上に形成された薄膜パターンとの間に
自己整合性が要求される場合として、拡散層の表面上を
薄膜パターンが自己整合的に覆うことが求められる場合
（第１の場合）と、拡散層の形状と薄膜パターンの形状
とが反転の関係になく，拡散層の表面上を薄膜パターン
が自己整合的に覆わない場合（第２の場合）とがある。
これらの場合、通常、それぞれ別個のリソグラフィ工程
により上記拡散層および上記薄膜パターンが形成され
る。第１の場合の例として、ＭＯＳトランジスタのゲー
ト電極が（ゲート電極直下の領域の不純物濃度を高める
とめに設けられた）局所チャネル注入領域上を自己整合
的に覆うことが好ましいという例がある。また、第２の
場合の例としては、ＣＭＯＳトランジスタの素子分離領
域に関わる例がある。このとき、半導体基板表面に形成
されたＰ型領域表面（例えばＰウェル表面）に設けられ
るチャネル・ストッパー用のＰ型拡散層が、このＰ型領
域の表面上を（ＬＯＣＯＳ型のフィールド酸化膜の形成
に用いる耐酸化マスクである）窒化シリコン膜パターン
が自己整合的に覆っていない。

【０００３】まず最初に、上述したゲート電極と局所チ
ャネル注入領域とを有するＭＯＳトランジスタの製造方
法について説明する。例えば論理回路を主体とした半導
体装置の微細化の目的には、半導体装置自体の微細化と
ともに半導体装置の動作速度の高速化がある。ＭＯＳト
ランジスタを含む半導体装置では微細化によりＭＯＳト
ランジスタのゲート長も縮小される。単なる微細化で
は、ゲート電極の寄生容量は低減されるもののショート
・チャネル効果が増大する。このショート・チャネル効
果は、半導体基板の不純物濃度を高くすることにより抑
制されるが、ソース領域，ドレイン領域の寄生容量が増
大する。これらを解消する方法として、例えば特開昭６
０−１０７８０号公報に開示されているように、概ねゲ
ート電極の直下の例えばＰ型シリコン基板の表面にこの
シリコン基板の不純物濃度より高い濃度のＰ型局所チャ
ネル注入層を形成する方法がある。

【０００４】半導体装置の製造工程の断面模式図である
図６を参照すると、上記公開公報記載のＭＯＳトランジ
スタは、次のように形成される。

【０００５】まず、Ｐ型シリコン基板３０１表面の素子
分離領域にフィールド絶縁膜３０４を形成し、素子形成
領域にゲート絶縁膜３０５を形成する。全面にフォトレ
ジスト膜（図示せず）を形成した後、概ねゲート電極が
形成される領域に開口部を有するフォトレジスト膜パタ
ーン３０７を形成する。このフォトレジスト膜パターン
３０７をマスクにして例えばボロンのイオン注入を行な
い、Ｐ型局所チャネル注入領域３２２を形成する。な
お、このＰ型局所チャネル注入領域３２２の深さは、後
工程で形成されるＭＯＳトランジスタのソース，ドレイ
ン領域となるＮ型拡散層の接合の深さより深くしてある
〔図６（ａ）〕。次に、上記フォトレジスト膜パターン
３０７を除去し、全面に例えばＮ型多結晶シリコン膜等
からなる導電体膜（図示せず）を形成する。この導電体
膜の表面にフォトレジスト膜パターン３１７を形成す
る。このフォトレジスト膜パターン３１７をマスクにし
て導電体膜を異方性エッチングして、ゲート電極３２６
を形成する〔図６（ｂ）〕。次に、ゲート電極３２６側
面への絶縁膜スペーサ３２８の形成，燐もしくは砒素等
のＮ型不純物のイオン注入等を行なってＮ型拡散層３３
２を形成し、ＭＯＳトランジスタを形成する〔図６
（ｃ）〕。

【０００６】続いて、上述したＣＭＯＳトランジスタの
素子分離領域の形成方法について説明する。ＣＭＯＳト
ランジスタがシリコン基板表面に形成され，このＣＭＯ
Ｓトランジスタの素子分離領域に選択酸化によるフィー
ルド酸化膜が含まれる場合について述べる。このときの
シリコン基板表面にはＰ型領域（例えばＰウェル）とＮ
型領域（例えばＮウェル）とが存在する。このシリコン
基板を熱酸化すると、Ｎ型不純物，Ｐ型不純物それぞれ
の偏析係数の相違から、Ｎ型領域の表面不純物濃度は増
大し，Ｐ型領域の表面不純物濃度は減少する。このた
め、Ｐ型領域表面には、チャネル・ストッパー用のＰ型
拡散層を設けることが必要になる。

【０００７】半導体装置の製造工程の断面模式図である
図７，図８を参照すると、上記ＣＭＯＳトランジスタの
素子分離領域の形成方法は、以下のようになっている。

【０００８】まず、Ｐ型シリコン基板４０１表面にＮウ
ェル４０２を形成し、さらにＮウェル４０２の形成され
ていないＰ型シリコン基板４０１表面にＰウェル４０３
を形成する。全面にパッド酸化膜４４４を形成し、さら
に窒化シリコン膜４４５を形成する。窒化シリコン膜４
４５の表面上に、ネガ型のフォトレジスト膜パターン４
０７を形成する。ネガ型のフォトレジスト膜パターン４
０７は、ＬＯＣＯＳ型のフィールド酸化膜（後述）の形
成予定領域を除く領域上を覆っている〔図７（ａ）〕。
次に、フォトレジスト膜パターン４０７をマスクにし
て、少なくとも窒化シリコン膜４４５のエッチングを行
ない、窒化シリコン膜パターン４４５ａを残置する〔図
７（ｂ）〕。

【０００９】次に、全面にポジ型のフォトレジスト膜
（図示せず）を形成する。公知の露光，現像により、概
ねＮウェル４０２の表面上を覆うフォトレジスト膜パタ
ーン４１７を形成する。このとき、フォトレジスト膜パ
ターン４０７はネガ型であるため、Ｐウェル４０３の表
面上に形成されたフォトレジスト膜パターン４０７は残
置し，露出することになる。フォトレジスト膜パターン
４１７およびフォトレジスト膜パターン４０７をマスク
にした例えばボロンのイオン注入により、概ねＰウェル
４０３の表面の素子分離領域の形成予定領域にチャネル
・ストッパー用のＰ型拡散層４２２を形成する〔図７
（ｃ）〕。続いて、フォトレジスト膜パターン４１７，
４０７を除去する。窒化シリコン膜パターン４４５ａを
マスクにして選択酸化によりＬＯＣＯＳ型のフィールド
酸化膜４０４が形成され、同時にＰ型拡散層４２２がこ
の熱処理によりＰ型拡散層４２２ａになり、ＣＭＯＳト
ランジスタの素子分離領域が形成される〔図８〕。この
とき、フィールド酸化膜４０４直下にのみパッド酸化膜
４４４が酸化シリコン膜パターン４４４ａとして残置さ
れる。

【００１０】

【発明が解決しようとする課題】半導体基板の表面に形
成された拡散層と半導体基板の表面上に形成された薄膜
パターとの位置関係において、拡散層の表面上を薄膜パ
ターンが自己整合的に覆うことが望ましい場合（第１の
場合）と、拡散層の形状と薄膜パターンの形状とが反転
の関係になく，拡散層の表面上を薄膜パターンが自己整
合的に覆わない場合（第２の場合）とがあるが、上述の
ように従来の技術では拡散層と薄膜パターンとがそれぞ
れ別個のリソグラフィ工程により形成されている。この
ため従来の半導体装置の製造方法で、少なくとも２回の
リソグラフィ工程が必要であるというリソグラフィ工程
の回数の多さという問題点がある。

【００１１】したがって本発明の半導体装置の製造方法
の目的は、半導体基板表面に形成される拡散層と半導体
基板表面上に形成される薄膜パターンとの間に所望の自
己整合性が要求されるとき、これら拡散層および薄膜パ
ターンの形成のためのリソグラフィ工程の回数を低減で
きる製造方法を提供することにある。

【００１２】

【課題を解決するための手段】 本発明の半導体装置の
製造方法の第１の態様は、一導電型のシリコン基板の表
面の素子分離領域にフィールド絶縁膜を形成し、該シリ
コン基板の表面の素子形成領域にゲート絶縁膜を形成
し、全面に導電体膜を形成し、該導電体膜表面を覆うネ
ガ型の電子線用のレジスト膜を形成する工程と、ゲート
電極形成予定領域のうちの一部の領域上の前記レジスト
膜に一導電型不純物からなる収束イオン線を照射し、該
一部の領域直下の前記シリコン基板の表面に一導電型の
局所チャネル注入領域を形成し、同時に該収束イオン線
が照射された領域の前記レジスト膜を感光させる工程
と、前記ゲート電極形成予定領域のうちの前記一部の領
域を除いた領域上の前記レジスト膜に電子線を照射し、
該電子線が照射された領域の前記レジスト膜を感光させ
る工程と、前記レジスト膜を現像し、レジスト膜パター
ンを残置する工程と、前記レジスト膜パターンをマスク
にして前記導電体膜をエッチングして、ゲート電極を形
成する工程と、前記レジスト膜パターンを除去し、シリ
コン基板の表面に前記ゲート電極に自己整合的に逆導電
型のソース・ドレイン領域を形成する工程とを有する。

【００１３】本発明の半導体装置の製造方法の第２の態
様は、Ｎ型領域とＰ型領域とを有するシリコン基板の表
面上に少なくとも酸化シリコン膜および窒化シリコン膜
を順次形成し、該窒化シリコン膜の表面上にポジ型の電
子線用のレジスト膜を形成する工程と、前記Ｐ型領域の
表面の素子分離領域の形成予定領域上の前記レジスト膜
にＰ型不純物からなる収束イオン線を照射し、該Ｐ型領
域の表面の該形成予定領域にＰ型拡散層を形成し、同時
に該収束イオン線が照射された領域の前記レジスト膜を
感光させる工程と、前記Ｎ型領域の表面の素子分離領域
の形成予定領域上の前記レジスト膜に電子線を照射し、
該電子線が照射された領域の前記レジスト膜を感光させ
る工程と、前記レジスト膜を現像し、レジスト膜パター
ンを残置する工程と、前記レジスト膜パターンをマスク
にして少なくとも前記窒化シリコン膜をエッチングする
工程と、前記レジスト膜パターンを除去し、残置された
前記窒化シリコン膜をマスクにして選択酸化を行ない、
前記Ｐ型領域並びに前記Ｎ型領域の表面の素子分離領域
の形成予定領域にフィールド酸化膜を形成する工程とを
有する。

【００１４】好ましくは、上記窒化シリコン膜を覆う導
電体膜を形成する。

【００１５】さらに好ましくは、上記導電体膜がシリコ
ン膜である。

【００１６】

【００１７】

【作用】本発明の半導体装置の製造方法によれば、半導
体基板の表面上に薄膜，電子線用のレジスト膜（ＥＢレ
ジスト膜）を形成した後、ＥＢレジスト膜および薄膜を
介して半導体基板表面の所要の領域に収束イオン線（Ｆ
ＩＢ）を照射してこの部分に拡散層を形成し、同時にＥ
Ｂレジスト膜にレジスト膜露光部を形成している。これ
らの拡散層の上部は、ＥＢレジスト膜のこれらのレジス
ト膜露光部により自己整合的に覆われる。さらに必要に
応じて、ＥＢレジスト膜の別の所要の領域に電子線を照
射して別のレジスト膜露光部を形成している。

【００１８】ＥＢレジスト膜がネガ型の場合には、上記
レジスト膜露光部をマスクにして上記薄膜をエッチング
することにより薄膜パターンを形成する。ＥＢレジスト
膜がポジ型の場合には、現像により残置したレジスト膜
パターンをマスクにして上記薄膜をエッチングすること
により薄膜パターンを形成する。

【００１９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２０】半導体装置の製造工程の断面模式図である
図１を参照すると、本発明の第１の実施例はゲート電極
とＰ型局所チャレル注入領域とが自己整合的に形成され
たＮチャネルＭＯＳトランジスタの製造方法であり、以
下のとおりになっている。

【００２１】まず、不純物濃度１×１０¹⁴ｃｍ^-3程度の
Ｐ型シリコン基板１０１ａ表面の素子分離領域に、ボロ
ン等のイオン注入によるチャネル・ストッパー用のＰ型
拡散層（図示せず）と例えばＬＯＣＯＳ型の酸化シリコ
ン膜からなる膜厚２００ｎｍ程度のフィールド絶縁膜１
０４ａとを形成する。Ｐ型シリコン基板１０１ａ表面の
素子形成領域に、例えば熱酸化による酸化シリコン膜か
らなる膜厚７ｎｍ程度のゲート絶縁膜１０５ａを形成す
る。全面に膜厚１５０ｎｍ程度の（例えばノンドープ
の）多結晶シリコン膜１０６ａを形成し、さらにこの多
結晶シリコン膜１０６ａ表面を覆う膜厚２００ｎｍ程度
の例えばシプレー社製の商品名ＳＡＬ−６０１というノ
ボラック系のネガ型のＥＢレジスト膜１０７ａを形成す
る。なお、素子分離領域の形状，構成材料としては、Ｌ
ＯＣＯＳ型の酸化シリコン膜からなるフィールド絶縁膜
１０４ａに限定されるものではなく、例えば溝とこの溝
を充填する絶縁膜とからなる溝分離であってもよい。ま
た、ゲート絶縁膜１０５ａとしては熱酸化による酸化シ
リコン膜に限定されるものではない。

【００２２】フィールド絶縁膜１０４ａ上を含めたゲー
ト電極形成予定領域に７０ｋｅＶ，１×１０¹³ｃｍ^-2程
度のボロンのＦＩＢを照射し、素子形成領域のＰ型シリ
コン基板１０１ａ表面に深さが０．２μｍ程度のＰ型局
所チャネル注入領域１２２ａを形成する。Ｐ型局所チャ
ネル注入領域１２２ａの不純物濃度は５×１０¹⁷ｃｍ^-3
程度になる。このＦＩＢの照射により、フィールド絶縁
膜１０４ａ上を含めたゲート電極形成予定領域上のＥＢ
レジスト膜には、レジスト膜露光部１１７ａが形成され
る。このときのＦＩＢのビーム径の最小値は２０ｎｍ程
度である。露光部１１７ａの最小幅（＝ゲート長）は５
０ｎｍ程度である〔図１（ａ）〕。

【００２３】このＦＩＢのエネルギー，注入量等の条件
は、Ｐ型局所チャネル注入領域１２２ａの深さおよび不
純物濃度の目標値を優先して設定される。上記条件のＦ
ＩＢの照射では上記膜厚を有したフィールド絶縁膜１０
４ａ直下のＰ型シリコン基板１０１ａ表面にＰ型局所チ
ャネル注入領域１２２ａの形成は行なわれないが、フィ
ールド絶縁膜１０４ａ直下にＰ型局所チャネル注入領域
１２２ａが形成されても何等支障はない。このような場
合には、フィールド絶縁膜１０４ａの形成に先だってチ
ャネル・ストッパー用のＰ型拡散層を形成する必要は無
いことになる。なお、本実施例ではボロンのＦＩＢによ
りＰ型局所チャネル注入領域１２２ａを形成したが、こ
れにに限定されるものではなく弗化ボロン，インジウ
ム，ガリウムあるいはアルミニウムのＦＩＢを用いても
よい。

【００２４】次に、ＥＢレジスト膜１０７ａを現像し、
レジスト膜露光部１１７ａを残置する。このレジスト膜
露光部１１７ａをマスクにした異方性エッチングにより
多結晶シリコン膜１０６ａをパターニングして、レジス
ト膜露光部１１７ａ直下にのみ多結晶シリコン膜パター
ン１１６ａを残置する。Ｐ型シリコン基板１０１ａの素
子形成領域において、Ｐ型局所チャネル注入領域１２２
ａは多結晶シリコン膜パターン１１６ａにより自己整合
的に覆われている〔図１（ｂ）〕。

【００２５】次に、レジスト膜露光部１１７ａを除去し
た後、多結晶シリコン膜パターン１１６ａをマスクにし
て１０¹⁴ｃｍ^-2台のＮ型不純物（燐，砒素等）のイオン
注入が行なわれ、Ｐ型シリコン基板１０１ａの素子形成
領域には多結晶シリコン膜パターン１１６ａに自己整合
的に低濃度のＮ型拡散層（図に明示せず）が形成され
る。なお、レジスト膜露光部１１７ａの除去は、低濃度
のＮ型拡散層の形成後に行なってもよい。全面に膜厚１
００ｎｍ程度の絶縁膜（酸化シリコン膜あるいは窒化シ
リコン膜）を形成し、この絶縁膜をエッチバックして多
結晶シリコン膜パターン１１６ａの側面に絶縁膜スペー
サ１２８を形成する。多結晶シリコン膜パターン１１６
ａおよび絶縁膜スペーサ１２８をマスクにして１×１０
¹⁵ｃｍ^-2〜１×１０¹⁶ｃｍ^-2程度の砒素のイオン注入が
行なわれ、Ｐ型シリコン基板１０１ａの素子形成領域に
は絶縁膜スペーサ１２８（および多結晶シリコン膜パタ
ーン１１６ａ）に自己整合的に高濃度のＮ型拡散層（図
に明示せず）が形成される。その結果、これら低濃度お
よび高濃度からなるＮ型拡散層１３２ａ（本実施例のＮ
チャネルＭＯＳトランジスタのソース，ドレイン領域）
が形成される。Ｎ型拡散層１３２ａの接合の深さは、
０．１μｍ〜０．１５μｍ程度である。また、多結晶シ
リコン膜パターン１１６ａも高濃度化され、これらのパ
ターンからなるゲート電極１２６ａの形成も行なわれる
〔図１（ｃ）〕。

【００２６】上記第１の実施例によれば、１回のリソグ
ラフィ工程により、Ｐ型局所チャネル注入領域とこのＰ
型局所チャネル注入領域上を自己整合的に覆うゲート電
極とが形成される。すなわち、自己整合的なＰ型局所チ
ャネル注入領域およびゲート電極は、従来より少ないリ
ソグラフィ工程により形成することができる。さらにこ
の自己整合性から、ＮチャネルＭＯＳトランジスタのソ
ース，ドレイン領域をなすＮ型拡散層とＰ型局所チャネ
ル注入領域との間の寄生接合容量が大幅に低減され、こ
のＭＯＳトランジスタの動作速度が高くなる。Ｐ型局所
チャネル注入領域の形成以外は本実施例と同じプロセ
ス，デバイス・パラメータで形成した従来のＮチャネル
ＭＯＳトランジスタのＮ型拡散層とＰ型局所チャネル注
入領域との接合面積と比較すると、本実施例によるＮチ
ャネルＭＯＳトランジスタのＮ型拡散層とＰ型局所チャ
ネル注入領域との接合面積は１／１０以下となる。この
ことから、本実施例によるＮ型拡散層の寄生接合容量は
従来のＮ型拡散層の寄生接合容量の１／２以下になり、
本実施例によるＮチャネルＭＯＳトランジスタの動作速
度は従来の製造方法によるＮチャネルＭＯＳトランジス
タの動作速度の１．５倍程度になる。

【００２７】半導体装置の製造工程の断面模式図である
図２を参照すると、本発明の第２の実施例はＣＭＯＳト
ランジスタへの上記第１の実施例の応用例であり、以下
のとおりになっている。

【００２８】まず、不純物濃度１×１０¹⁴ｃｍ^-3程度の
Ｐ型シリコン基板１０１ｂ表面の所定の領域にＮウェル
１０２ｂを形成する。Ｎウェル１０２ｂの接合の深さは
１．０μｍ程度であり、Ｎウェル１０２ｂの不純物濃度
は１×１０¹⁶ｃｍ^-3程度である。Ｐ型シリコン基板１０
１ｂ表面の素子分離領域にボロン等のイオン注入による
チャネル・ストッパー用のＰ型拡散層（図示せず）を形
成し、Ｐ型シリコン基板１０１ｂ表面並びにＮウェル１
０２ｂ表面の素子分離領域に例えばＬＯＣＯＳ型の酸化
シリコン膜からなる膜厚２００ｎｍ程度のフィールド絶
縁膜１０４ｂを形成する。Ｐ型シリコン基板１０１ｂ表
面並びにＮウェル１０２ｂ表面の素子形成領域に、例え
ば熱酸化による酸化シリコン膜からなる膜厚７ｎｍ程度
のゲート絶縁膜１０５ｂを形成する。全面に膜厚１００
ｎｍ程度の高濃度のＮ型の多結晶シリコン膜１０６ｂを
形成し、さらにこの多結晶シリコン膜１０６ｂ表面を覆
う膜厚３００ｎｍ程度のネガ型のＥＢレジスト膜１０７
ｂを形成する。

【００２９】少なくともＮウェル１０２ｂ表面の素子形
成領域を除き，少なくともＰ型シリコン基板１０１ｂ表
面の素子形成領域を含んだゲート電極形成予定領域に１
００ｋｅＶ，１×１０¹³ｃｍ^-2程度のボロンのＦＩＢを
照射し、Ｐ型シリコン基板１０１ｂ表面の素子形成領域
表面に深さが０．２μｍ程度のＰ型局所チャネル注入領
域１２２ｂを形成する。Ｐ型局所チャネル注入領域１２
２ｂの不純物濃度は５×１０¹⁷ｃｍ^-3程度になる。この
ＦＩＢの照射により、上記領域のゲート電極形成予定領
域上のＥＢレジスト膜１０７ｂには、第１のレジスト膜
露光部１１７ｂａが形成される。レジスト膜露光部１１
７ｂａの最小幅（＝ＮチャネルＭＯＳトランジスタのゲ
ート長）は５０ｎｍである。続いて、上記以外の（少な
くともＮウェル１０２ｂ表面の素子形成領域を含んだ）
ゲート電極形成予定領域上のＥＢレジスト膜１０７ｂに
５０ｋｅＶ，１００μＣｃｍ^-2程度の電子線（ＥＢ）が
照射され、第２のレジスト膜露光部１１７ｂｂが形成さ
れる。レジスト膜露光部１１７ｂｂの最小幅（＝Ｐチャ
ネルＭＯＳトランジスタのゲート長）は５０ｎｍである
〔図２（ａ）〕。なお、レジスト膜露光部１１７ｂａと
レジスト膜露光部１１７ｂｂとは接続されている。ま
た、レジスト膜露光部１１７ｂａとレジスト膜露光部１
１７ｂｂとの形成順序は、上記に限定されるものではな
い。

【００３０】次に、ＥＢレジスト膜１０７ｂを現像し、
レジスト膜露光部１１７ｂａ，１１７ｂｂを残置する。
これらレジスト膜露光部１１７ｂａ，１１７ｂｂをマス
クにした異方性エッチングにより多結晶シリコン膜１０
６ｂをパターニングし、多結晶シリコン膜パターン１１
６ｂを残置する〔図２（ｂ）〕。続いて、少なくともＮ
チャネルＭＯＳトランジスタの形成予定領域に開口部を
有するフォトレジスト膜パターン（図示せず）をマスク
にした３０ｋｅＶ，５×１０¹⁵ｃｍ^-2程度の砒素のイオ
ン注入により、接合の深さが０．２μｍ程度のＮ型拡散
層１３２ｂを形成し，少なくともＮチャネルＭＯＳトラ
ンジスタの形成予定領域の多結晶シリコン膜パターン１
１６ｂをゲート電極１２６ｂａに変換する〔図２
（ｃ）〕。引き続いて、上記フォトレジスト膜パターン
と反転の関係にある別のフォトレジスト膜パターン（図
示せず）をマスクにした３０ｋｅＶ，５×１０¹⁵ｃｍ^-2
程度の弗化ボロンのイオン注入により、接合の深さが
０．２μｍ程度のＰ型拡散層１３３ｂを形成し，残され
た多結晶シリコン膜パターン１１６ｂをゲート電極１２
６ｂｂに変換する〔図２（ｄ）〕。

【００３１】上記第２の実施例は、上記第１の実施例の
有する効果と同様の効果を有している。なお、本実施例
において、Ｎウェル１０２ｂ表面の素子形成領域を含ん
だゲート電極形成予定領域上のＥＢレジスト膜１０７ｂ
にのみＥＢ露光を行なう（上記第１の実施例の単純な活
用法）ことも可能であるが、フィールド絶縁膜１０４ｂ
の覆われた部分のＮウェル１０２ｂ表面にＰ型局所チャ
ネル注入領域１２２ｂを形成しないようにするために
は、フィールド絶縁膜１０４ｂの膜厚に下限を設けなけ
ればならなくなる。したがって、本実施例においてＮウ
ェル１０２ｂ表面上のゲート電極形成予定領域上のＥＢ
レジスト膜１０７ｂの露光をＥＢ露光で行なうならば、
フィールド絶縁膜１０４ｂの膜厚に対する自由度が得ら
れる。

【００３２】半導体装置の製造工程の断面模式図である
図３を参照すると、本発明の第３の実施例もＣＭＯＳト
ランジスタへの上記第１の実施例の応用例であり、ツイ
ン・ウェルを有するＣＭＯＳトランジスタが以下のとお
りに形成される。

【００３３】まず、不純物濃度１×１０¹⁴ｃｍ^-3程度の
Ｐ型シリコン基板１０１ｃ表面の所定の領域にそれぞれ
接合の深さが１．０μｍ程度のＮウェル１０２ｃ，深さ
が１．０μｍ程度のＰウェル１０３を形成する。Ｎウェ
ル１０２ｃの不純物濃度は１×１０¹⁶ｃｍ^-3程度であ
る。また、Ｐウェル１０３の不純物濃度は１×１０¹⁶ｃ
ｍ^-3程度である。（Ｎウェル１０２ｃ並びにＰウェル１
０３が形成されていない部分の）Ｐ型シリコン基板１０
１ｃ表面およびＰウェル１０３表面の素子分離領域にボ
ロン等のイオン注入によるチャネル・ストッパー用のＰ
型拡散層（図示せず）を形成する。さらに必要に応じて
Ｎウェル１０２ｃ表面の素子分離領域に燐等のイオン注
入によるチャネル・ストッパー用のＮ型拡散層を形成す
る。Ｐ型シリコン基板１０１ｃ表面，Ｎウェル１０２ｃ
表面およびＰウェル１０３表面の素子分離領域に例えば
ＬＯＣＯＳ型の酸化シリコン膜からなる膜厚２００ｎｍ
程度のフィールド絶縁膜１０４ｃを形成する。Ｎウェル
１０２ｃ表面並びにＰウェル１０３表面の素子形成領域
に、例えば熱酸化による酸化シリコン膜からなる膜厚７
ｎｍ程度のゲート絶縁膜１０５ｃを形成する。全面に膜
厚１００ｎｍ程度のノンドープの多結晶シリコン膜１０
６ｃを形成し、さらにこの多結晶シリコン膜１０６ｃ表
面を覆う膜厚３００ｎｍ程度のネガ型のＥＢレジスト膜
１０７ｃを形成する。

【００３４】少なくともＰウェル１０３表面の素子形成
領域を含んだゲート電極形成予定領域に１００ｋｅＶ，
１×１０¹³ｃｍ^-2程度のボロンのＦＩＢを照射し、Ｐウ
ェル１０３表面の素子形成領域表面に深さが０．２μｍ
程度のＰ型局所チャネル注入領域１２２ｃを形成する。
Ｐ型局所チャネル注入領域１２２ｃの不純物濃度は５×
１０¹⁷ｃｍ^-3程度になる。このＦＩＢの照射により、上
記領域のゲート電極形成予定領域上のＥＢレジスト膜１
０７ｃには、レジスト膜露光部１１７ｃａが形成され
る。レジスト膜露光部１１７ｃａの最小幅（＝Ｎチャネ
ルＭＯＳトランジスタのゲート長）は５０ｎｍである。
続いて、少なくともＮウェル１０２ｃ表面の素子形成領
域を含んだゲート電極形成予定領域に２００ｋｅＶ，１
×１０¹³ｃｍ^-2程度の燐のＦＩＢを照射し、Ｎウェル１
０２ｃ表面の素子形成領域表面に深さが０．２μｍ程度
のＮ型局所チャネル注入領域１２３を形成する。Ｎ型局
所チャネル注入領域１２３の不純物濃度は５×１０¹⁷ｃ
ｍ^-3程度になる。このＦＩＢの照射により、上記領域の
ゲート電極形成予定領域上のＥＢレジスト膜１０７ｃに
は、レジスト膜露光部１１７ｃｃが形成される。レジス
ト膜露光部１１７ｃｃの最小幅（＝ＰチャネルＭＯＳト
ランジスタのゲート長）は５０ｎｍである。なお、燐の
ＦＩＢの代りに、砒素，アンチモン等のＦＩＢでもよ
い。

【００３５】引き続いて、上記以外のゲート電極形成予
定領域上のＥＢレジスト膜１０７ｃに５０ｋｅＶ，１０
０μＣｃｍ^-2程度のＥＢが照射され、レジスト膜露光部
１１７ｃｂが形成される〔図３（ａ）〕。なお、ＥＢ照
射によるレジスト膜露光部１１７ｃｂの形成は必須では
ないが、これを形成しない場合にはフィールド絶縁膜１
０１ｃの膜厚の下限に対する制約が必要になる。フィー
ルド絶縁膜１０１ｃの膜厚の膜厚が薄くなった場合、レ
ジスト膜露光部１１７ｃｂを設けることが好ましくな
る。特にＮウェル１０２ｃとＰウェル１０３とが直接に
接している場合には、レジスト膜露光部１１７ｃｂをＮ
ウェル１０２ｃとＰウェル１０３との境界近傍に設ける
ことが好ましい。

【００３６】次に、ＥＢレジスト膜１０７ｃを現像し、
レジスト膜露光部１１７ｃａ，１１７ｃｂ，１１７ｃｃ
を残置する。これらレジスト膜露光部１１７ｃａ，１１
７ｃｂ，１１７ｃｃをマスクにした異方性エッチングに
より多結晶シリコン膜１０６ｃをパターニングし、多結
晶シリコン膜パターン１１６ｃを残置する〔図３
（ｂ）〕。続いて、少なくともＮチャネルＭＯＳトラン
ジスタの形成予定領域に開口部を有するフォトレジスト
膜パターン（図示せず）をマスクにした３０ｋｅＶ，５
×１０¹⁵ｃｍ^-2程度の砒素のイオン注入により、接合の
深さが０．２μｍ程度のＮ型拡散層１３２ｃを形成し，
少なくともＮチャネルＭＯＳトランジスタの形成予定領
域の多結晶シリコン膜パターン１１６ｃをゲート電極１
２６ｃａに変換する〔図３（ｃ）〕。引き続いて、上記
フォトレジスト膜パターンと反転の関係にある別のフォ
トレジスト膜パターン（図示せず）をマスクにした３０
ｋｅＶ，５×１０¹⁵ｃｍ^-2程度の弗化ボロンのイオン注
入により、接合の深さが０．２μｍ程度のＰ型拡散層１
３３ｃを形成し，残された多結晶シリコン膜パターン１
１６ｃをゲート電極１２６ｃｂに変換する〔図３
（ｄ）〕。

【００３７】上記第３の実施例は、１回のリソグラフィ
工程により、Ｐ型局所チャネル注入領域１２２ｃと、Ｎ
型局所チャネル注入領域１２３と、これらを自己整合的
に覆うゲート電極１２６ｃａ，１２６ｃｂとを形成して
いる。従来の製造方法によれば、Ｐ型局所チャネル注入
領域，Ｎ型局所チャネル注入領域およびゲート電極の形
成には、それぞれ別個の（３回の）リソグラフィ工程が
必要である。すなわち本実施例によれば、従来３回必要
であったリソグラフィ工程を１回に短縮できる。本実施
例の自己整合性に係わる半導体装置の動作速度に関して
は、上記第１，第２の実施例と同様の効果を有してい
る。

【００３８】半導体装置の製造工程の断面模式図である
図４を参照すると、本発明の第４の実施例はＰウェルに
チャネル・ストッパー用のＰ型拡散層を有するＣＭＯＳ
トランジスタの素子分離領域の形成方法であり、以下の
とおりになっている。

【００３９】まず、不純物濃度１×１０¹⁴ｃｍ^-3程度の
Ｐ型シリコン基板２０１表面に接合の深さが１．０μｍ
程度のＮウェル２０２を形成し、さらにＮウェル２０２
の形成されていないＰ型シリコン基板２０１表面に接合
の深さが１．０μｍ程度のＰウェル２０３を形成する。
Ｎウェル２０２の不純物濃度は１×１０¹⁶ｃｍ^-3程度で
あり、Ｐウェル２０３の不純物濃度は１×１０¹⁶ｃｍ^-3
程度である。全面に膜厚５０ｎｍ程度のパッド酸化膜２
４４を熱酸化により形成し、さらに膜厚１５０ｎｍ程度
の窒化シリコン膜２４５を気相成長法により形成する。
必要に応じて窒化シリコン膜２４５の表面に熱酸化によ
る酸化シリコン膜を形成した後、窒化シリコン膜２４５
の表面上に、膜厚２００ｎｍ程度の例えば日本ゼオン社
製の商品名ＺＥＰ−５２０というポジ型のＥＢレジスト
膜２０７を形成する。なお、これらＮウェル２０２，Ｐ
ウェル２０３の形成の順序は、これに限定されるもので
はない。また、目的に応じて、Ｐ型シリコン基板２０１
の代りにＮ型シリコン基板を用いてもよい。

【００４０】次に、Ｐウェル２０３表面の素子分離領域
が形成される予定領域に１００ｋｅＶ，５×１０¹²ｃｍ
^-2程度のボロンのＦＩＢを照射し、この予定領域のＰウ
ェル２０３表面に深さが０．２μｍ程度のチャネル・ス
トッパー用のＰ型拡散層２２２を形成する。このＰ型拡
散層２２２の不純物濃度は１×１０¹⁷ｃｍ^-3程度にな
る。このＦＩＢの照射により、上記予定領域上のＥＢレ
ジスト膜には、レジスト膜露光部２１７ａが形成される
〔図４（ａ）〕。

【００４１】続いて、Ｎウェル２０２表面の素子分離領
域が形成される予定領域上のＥＢレジスト膜２０７に５
０ｋｅＶ，１００μＣｃｍ^-2程度のＥＢ照射を行ない、
レジスト膜露光部２１７ｂを形成する〔図４（ｂ）〕。
なお、このＥＢ照射は、Ｎウェル２０２とＰウェル２０
３との境界近傍上のレジスト膜露光部２１７ａにオーバ
ー・ラップさせて行なうのが好ましい。また、レジスト
膜露光部２１７ａ，２１７ｂの形成順序は、上記順序に
限定されるものではない。

【００４２】次に、ＥＢレジスト膜２０７を現像してレ
ジスト膜露光部２１７ａ，２１７ｂを除去し、レジスト
膜パターン２０７ａを残置する。レジスト膜パターン２
０７ａをマスクにした異方性エッチング（例えばＲＩ
Ｅ）により窒化シリコン膜２４５，パッド酸化膜２４４
を順次パターニングし、窒化シリコン膜パターン２４５
ａ，酸化シリコン膜パターン２４４ａを残置する。Ｐ型
拡散層２２２の表面は窒化シリコン膜パターン２４５ａ
により覆われず、Ｐ型拡散層２２２の外周の残部は窒化
シリコン膜パターン２４５ａに対して自己整合的になる
〔図４（ｃ）〕。なお、パッド酸化膜２４４のパターニ
ングは必須ではない。

【００４３】レジスト膜パターン２０７ａを除去した
後、窒化シリコン膜パターン２４５ａをマスクにした例
えば１０００℃での選択熱酸化により、膜厚２００ｎｍ
程度のフィールド酸化膜２０４を形成する。この熱酸化
の際にＰ型拡散層２２２も押し込まれて、Ｐ型拡散層２
２２ａになる〔図４（ｄ）〕。その後は、公知の方法に
よりＣＭＯＳトランジスタを形成する。

【００４４】上記第４の実施例ではＰウェル２０３とＰ
型拡散層２２２との間のアライメント・マージンは従来
の製造方法と同程度ではあるものの、本実施例の採用に
より、１回のリソグラフィ工程により、チャネル・スト
ッパー用のＰ型拡散層２２２（Ｐ型拡散層２２２ａ）の
形成と、このＰ型拡散層２２２（Ｐ型拡散層２２２ａ）
を自己整合的に覆わない窒化シリコン膜パターン２４５
ａの形成とを行なうことができる。

【００４５】半導体装置の製造工程の主要部の断面模式
図である図５を参照すると、本発明の第５の実施例も、
上記第４の実施例と同様に、Ｐウェルにチャネル・スト
ッパー用のＰ型拡散層を有するＣＭＯＳトランジスタの
素子分離領域の形成方法である。本実施例の上記第４の
実施例に対する主たる相違点は、窒化シリコン膜とポジ
型のＥＢレジスト膜との間に導電体膜としてシリコン膜
が設けられている点にある。本実施例は、以下のとおり
になっている。

【００４６】まず、上記第４の実施例と同様の製造方法
により、窒化シリコン膜２４５までの形成を行なう。次
に、窒化シリコン膜２４５の表面上を覆う膜厚１００ｎ
ｍ程度のシリコン膜２４６を形成する。シリコン膜２４
６の表面上に、膜厚３００ｎｍ程度のポジ型のＥＢレジ
スト膜２０７を形成する。上記第４の実施例と同様に、
Ｐウェル２０３表面の素子分離領域が形成される予定領
域に２００ｋｅＶ，５×１０¹²ｃｍ^-2程度のボロンのＦ
ＩＢを照射し、この予定領域のＰウェル２０３表面に深
さが１．０μｍ程度のチャネル・ストッパー用のＰ型拡
散層２２２を形成し、上記予定領域上のＥＢレジスト膜
２０７にレジスト膜露光部２１７ａを形成する。さら
に、Ｎウェル２０２表面の素子分離領域が形成される予
定領域上のＥＢレジスト膜２０７に５０ｋｅＶ，１００
μＣｃｍ^-2程度のＥＢ照射を行ない、レジスト膜露光部
２１７ｂを形成する〔図５（ａ）〕。なお、窒化シリコ
ン膜２４５の表面上を覆う導電体膜としてはシリコン膜
２４６に限定されるものではなく、例えばチタン膜，窒
化チタン膜，アルミニウム膜等の他の導電体膜でもよ
い。

【００４７】次に、ＥＢレジスト膜２０７を現像してレ
ジスト膜露光部２１７ａ，２１７ｂを除去し、レジスト
膜パターン２０７ａを残置する。レジスト膜パターン２
０７ａをマスクにしたＲＩＥ等の異方性エッチングによ
りシリコン膜２４６，窒化シリコン膜２４５を順次パタ
ーニングし、シリコン膜パターン２４６ａ，窒化シリコ
ン膜パターン２４５ａを残置する〔図５（ｂ）〕。

【００４８】その後、図示は省略するが、レジスト膜パ
ターン２０７ａ，シリコン膜パターン２４６ａを除去
し、さらに必要に応じて窒化シリコン膜パターン２４５
ａに覆われていない部分のパッド酸化膜２４４を除去
し、窒化シリコン膜パターン２４５ａをマスクにした例
えば１０００℃での選択熱酸化により、フィールド酸化
膜を形成する。その後は、公知の方法によりＣＭＯＳト
ランジスタを形成する。

【００４９】なお本実施例では、シリコン膜パターン２
４６ａを残置したまま選択酸化を行なうことも可能であ
る。窒化シリコン膜２４５の表面上を覆う導電体膜がシ
リコン膜２４６以外の導電体膜である場合、レジスト膜
パターン２０７ａをマスクにした上記パターニングの際
にパッド酸化膜２４４のパターニングを行なわないこと
が重要になる。

【００５０】上記第５の実施例は、上記第４の実施例の
有する効果を有している。さらに本実施例では、レジス
ト膜露光部２１７ｂ（およびレジスト膜露光部２１７
ａ）の形成に際して、ＥＢレジスト膜２０７の底面に接
触してシリコン膜２４６が設けられていることから、上
記第４の実施例に比べて、絶縁膜（窒化シリコン膜２４
５）における局所的な帯電（チャージ・アップ）に起因
する近接効果によるレジスト膜露光部２１７ｂ（および
レジスト膜露光部２１７ａ）の形状のにじみを軽減する
のに有利になる。

【００５１】

【発明の効果】 以上説明したように本発明の半導体装
置の製造方法によれば、半導体基板表面に形成される拡
散層と半導体基板表面上に形成される薄膜パターンとの
間に目的とする自己整合性が要求される場合において、
ＥＢレジスト膜を用いて不純物のＦＩＢ照射による拡散
層形成を行なうことにより、これら拡散層および薄膜パ
ターンの形成を１回のリソグラフィ工程により行なうこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程の断面模式図
である。

【図２】本発明の第２の実施例の製造工程の断面模式図
である。

【図３】本発明の第３の実施例の製造工程の断面模式図
である。

【図４】本発明の第４の実施例の製造工程の断面模式図
である。

【図５】本発明の第５の実施例の製造工程の主要部の断
面模式図である。

【図６】従来のＭＯＳトランジスタの製造工程の断面模
式図である。

【図７】従来のＣＭＯＳトランジスタにおける素子分離
領域の製造工程の断面模式図である。

【図８】上記従来のＣＭＯＳトランジスタにおける素子
分離領域の最終工程の断面模式図である。

【符号の説明】

１０１ａ〜１０１ｃ，２０１，３０１，４０１ Ｐ型
シリコン基板 １０２ｂ，１０２ｃ，２０２，４０２ Ｎウェル １０３，２０３，４０３ Ｐウェル １０４ａ〜１０４ｃ，３０４ フィールド絶縁膜 １０５ａ〜１０５ｃ，３０５ ゲート絶縁膜 １０６ａ〜１０６ｃ 多結晶シリコン膜 １０７ａ〜１０７ｃ，２０７ ＥＢレジスト膜 １１６ａ〜１１６ｃ 多結晶シリコン膜パターン １１７ａ，１１７ｂａ，１１７ｂｂ，１１７ｃａ，１１
７ｃｂ，１１７ｃｃ，２１７ａ，２１７ｂ レジスト
膜露光部 １２２ａ〜１２２ｃ，３２２ Ｐ型局所チャネル注入
領域 １２３ Ｎ型局所チャネル注入領域 １２６ａ，１２６ｂａ，１２６ｂｂ，１２６ｃａ，１２
６ｃｃ，３２６ ゲート電極 １２８，３２８ 絶縁膜スペーサ １３２ａ〜１３２ｃ，３３２ Ｎ型拡散層 １３３ｂ，１３３ｃ，２２２，２２２ａ，４２２，４２
２ａ Ｐ型拡散層 ２０４，４０４ フィールド酸化膜 ２４４，４４４ パッド酸化膜 ２４４ａ，４４４ａ 酸化シリコン膜パターン ２４５，４４５ 窒化シリコン膜 ２４５ａ，４４５ａ 窒化シリコン膜パターン ２４６ シリコン膜 ２４６ａ シリコン膜パターン ３０７，３１７，４０７，４１７ フォトレジスト膜
パターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/266 H01L 21/027 H01L 21/336 H01L 29/78

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型のシリコン基板の表面の素子分
   離領域にフィールド絶縁膜を形成し、該シリコン基板の
   表面の素子形成領域にゲート絶縁膜を形成し、全面に導
   電体膜を形成し、該導電体膜表面を覆うネガ型の電子線
   用のレジスト膜を形成する工程と、 ゲート電極形成予定領域のうちの一部の領域上の前記レ
   ジスト膜に一導電型不純物からなる収束イオン線を照射
   し、該一部の領域直下の前記シリコン基板の表面に一導
   電型の局所チャネル注入領域を形成し、同時に該収束イ
   オン線が照射された領域の前記レジスト膜を感光させる
   工程と、 前記ゲート電極形成予定領域のうちの前記一部の領域を
   除いた領域上の前記レジスト膜に電子線を照射し、該電
   子線が照射された領域の前記レジスト膜を感光させる工
   程と、 前記レジスト膜を現像し、レジスト膜パターンを残置す
   る工程と、 前記レジスト膜パターンをマスクにして前記導電体膜を
   エッチングして、ゲート電極を形成する工程と、 前記レジスト膜パターンを除去し、シリコン基板の表面
   に前記ゲート電極に自己整合的に逆導電型のソース・ド
   レイン領域を形成する工程とを有することを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 Ｎ型領域とＰ型領域とを有するシリコン
   基板の表面上に少なくとも酸化シリコン膜および窒化シ
   リコン膜を順次形成し、該窒化シリコン膜の表面上にポ
   ジ型の電子線用のレジスト膜を形成する工程と、 前記Ｐ型領域の表面の素子分離領域の形成予定領域上の
   前記レジスト膜にＰ型不純物からなる収束イオン線を照
   射し、該Ｐ型領域の表面の該形成予定領域にＰ型拡散層
   を形成し、同時に該収束イオン線が照射された領域の前
   記レジスト膜を感光させる工程と、 前記Ｎ型領域の表面の素子分離領域の形成予定領域上の
   前記レジスト膜に電子線を照射し、該電子線が照射され
   た領域の前記レジスト膜を感光させる工程と、 前記レジスト膜を現像し、レジスト膜パターンを残置す
   る工程と、 前記レジスト膜パターンをマスクにして少なくとも前記
   窒化シリコン膜をエッチングする工程と、 前記レジスト膜パターンを除去し、残置された前記窒化
   シリコン膜をマスクにして選択酸化を行ない、前記Ｐ型
   領域並びに前記Ｎ型領域の表面の素子分離領域の形成予
   定領域にフィールド酸化膜を形成する工程とを有するこ
   とを特徴とする半導体装置の製造方法。
3. 【請求項３】 前記窒化シリコン膜を覆う導電体膜を形
   成することを特徴とする請求項２記載の半導体装置の製
   造方法。
4. 【請求項４】 前記導電体膜がシリコン膜であることを
   特徴とする請求項３記載の半導体装置の製造方法。