JPS6158265A - 集積回路の製法 - Google Patents

集積回路の製法

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JPS6158265A
JPS6158265A JP60130674A JP13067485A JPS6158265A JP S6158265 A JPS6158265 A JP S6158265A JP 60130674 A JP60130674 A JP 60130674A JP 13067485 A JP13067485 A JP 13067485A JP S6158265 A JPS6158265 A JP S6158265A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は集積回路の製造方法に関する。ここにいう集
積回路は主として自己整合接合分離型相補絶縁ゲート電
界効果トランジスターである。
（従来の技術） 薄板（ウェハーまたはチップ）上のデバイス密度は年々
高いものが要求されるようになっている。
薄板上のデバイスの数はデバイス自体の大きさと電気的
相互作用の関係とによって制約される。このことはデバ
イスの間隔に制約があるということである。さらにフォ
トリソプロフィによるプロセスや適当な大きさのドーピ
ング領域や不純物濃度形成の能力にも限界がある。接合
分離型絶縁ゲート電界効果トランジスターの場合パラシ
ティツク２極デバイスに起因するラッチングを極力抑え
る必要がある。さらにコンタクトと連結システム及びデ
バイスのキャパシタンスを少なくすることが望ましい。
また熱電子と基板の電流注入（カレントイ、ンジエクシ
ョン）も問題である。
ＣＭＯ８集積回路の製法においてはＮ型・Ｐ型バツクグ
フンドの両方共にドーピング濃度パックグランドがトラ
ンジスターの製作には存在することが必要である。従来
の方法では不純物のインブランデーンヨンにはフォトリ
ングラフィマスクは一つだけしか使われなかった。
もう少し進んだ方法ではデバイスはウエルドーピングや
プロフィμに敏感であシ、２個のインブラントマスクが
必要となり、種々タイプのトランジスターウエルが形成
される。双子ウエルの場合には第２のマスキングが行わ
れるが、この時インブラントが重シ合わないために整合
トレランスが必要となる。第１図に示すように第２マス
クは第１のＰ型不純物つ二ｐの端部を越えている。第２
マスクの大きさはＰとＮの領域の重シ合いを避けるため
のリングファイトレランスによって大いに制約される。
従来の方法ではシリコン窒化物によるマスクと局部的酸
化物を用いて一つのフォトリンゲラフィブロセスによっ
て一組のマスクが形成されていた。
この場合第１のマスクはシリコン窒化−であシ、第２の
マスクは厚味のある局部的酸化物で、これは第１のマス
クとは逆像になっている。よく知られているように「鳥
のくちばし」が形成され、マスクの整合性は正確さを欠
くことになる。同様に、局部的酸化を冒温で行うために
最初のインブラントの再配分がうまくいかないなど従来
の方法には欠点が多い。
フォトリンゲラフィブロセスで逆像を作る１つのやり方
は、厚い感光性抵抗樹脂層に薄い金属層を当てがい、選
択的に感光層を薄い金属層と一緒に除去する。この方法
によればアスベクトレインョ（ａｓｐｅｃｔ　ｒａｔｉ
。）をもったパターンと感光樹脂面の扱いに注意を要す
ることになる。第２のマスクに金属を前記第１層の上に
用いると段部ができて不連続部や則かいクラックが発生
する。金属層と感光樹脂層との間の高さの違いから縁部
が食い違い不整合の原因となる。従来はチャネルストッ
プを用いていたが、これは貴重なスペースをとることに
なる。第２図は前記した方法による逆マスキング方法を
略示している。
（発明が解決しようとする問題点） 前記従来技術の問題点を本発明の課題として以、下列挙
すると、正しい逆像マスクを形成すること、自己整合双
子型ウエルが容易に形成できるようにすること、−回の
フォトリンゲラフィブロセスで自己整合双子型ウニ／Ｌ
’を形成する逆像技術を提供すること、ラッチングを極
力なくすること、デバイスのしきい値の′ＪＩＵ整を可
能とした製法を提供すること、熱電子や基板の電流注入
を抑制すること、コンタクト部の接合抵抗を少なくする
こと、回路全体としてのキャパシタンスを低くすること
である。
（問題点を解決するための手段） ＣＭＯＳデバイスは、基板内に２個のマスク、１つのり
ソグラフイプロセスによって形成された自己整合された
ウェルに形成される。この場合第１のマスクは厚さの等
しい第２の逆像マスクを形成するだめの型板として用い
られる。第１回のイオンプランテーションの後に第２の
マスキング素材を第１のマスク層の開口部を充填する状
態で当てがってその第１のマスク層の少なくとも一部が
露呈するまで前記Ｅｇ２のマスク層を除去することによ
って逆像マスクが形成される。次いで前記第１のマスク
層がその上に重ねられた第２のマスク層素材と一緒に選
択的に除去される。ゲートが浅いソース・ドレイン領域
のための整合マスクとして用いられ、以後に形成された
基板幅方向のゲートスペーサが深いソース・ドレイン領
域のための整合マスクとして用いられる。露呈されたソ
ース・ドレイン領域とシリコンゲートはシリコン系被膜
により被覆される。
（実施例） 先ず第３〜６図に基づいて第１の実施例を説明する。間
車な例として図面は不純物濃度１０′′原子／ｄのＮ型
シリコン層を示す。基板２０は原始基板でもエビタキシ
アル成長層であってもよい。基板は加工されて熱酸化層
２８により基板２０と分離された二酸化ケイ素等の堆積
層で形成された幅方向のｓ’を分離帯域３０を有する。
しかし本発明方法は誘電分離帯域３０の有無に拘らず実
施できる。
基板２０に対してウェルが形成される。所定のウエルは
自己整合双子型４ｅｌｆ−ａｌｉｇｎｍｅｎｔ　ｔｗｉ
ｎ　）でその内部にたとえば電界効果トランジスタが形
成される。本発明方法では第１マスクを用いて、第１マ
スクと逆像の第２マスクの形成が行われる。
第１マスク素材８４はポリイミド等の感光性抵抗物質が
用いられ、基板２０上に形成される。パターンは第１マ
スク３４上に形成される。マスク３４に開口部３６が形
成されてその部分にＰウェルが形成される。Ｐ型不純物
たとえばボロンは十分のｘ＊ｉｖギーレベ〜でイオンイ
ンプランテーションされてＰウニ／Ｌ／３８となる。図
示実施例の場合１０１６原子／ｄ以上の不純物濃度と、
メサ領域で１５，０００オンゲストロム、酸化物充填層
で５ｏｏｏオンダストロムの深さとを有する。感光性抵
抗層３４は大体においてＩＱ０００〜２０．０００オン
ゲストロムの厚味を有す。ボゝロンはさらに追加的にイ
ンブラントされ機器相応の（Ｐ−）に対する不純物ドー
ピングを有するようにされる。
第２マスクはたとえば金属の第２マスク層４０を第１マ
スク層３４の関口部３６を塞ぐ形で形成される。マスク
層４０は平面化層４２（例、感光性抵抗物質）をｇ２層
することにより行われる。−例としてアルシミ襄のマス
クノー４０は厚味ｔ−１０，０００〜２０，０００オン
グストロームとし、平面化［４２の厚味をそれ以上とす
る。（第４図）平面化方法としては層４２とアルミ層４
０とを適当な速度でエツチングしてアルミ層４０を第１
マスク層３４０頂面と同一平面にする。（第５図）これ
は適当なガスを適当なエネルギレベル エツチングによシ行うことができる。平面化合方法はよ
く知られておシ詳細は省く。第１マスク層３４は適当な
乾式または湿式のエッチ剤で除去される。この結果第６
図に示すように最初のマスク層３４とは逆像のマスク層
４０が形成される。・次に、たとえば不純物がリンのよ
うなＮｆｉＪの場合モイオンインプランテーションによ
ｊＯＮウエル４１を形成することができる。先に形成の
Ｐウニ／Ｉ／３８に配列されたＮウニ／’４１は１０１
６原子／ｃ１１以上の不純物濃度と１５０００オングス
トロームの深さとをもっている。第２のマスク層４０は
除去され、基板はアニーμされる。
前述の方法では一組のマスク、すなわち像が夫々逆で、
マスク開口縁か整合された一組のマスクが形成された。
この方法ではウエル同志はとんどオーバーラツプするこ
となく自己整合可能のウェルが形成される。冒頭で述べ
たように第１図に示す従来のリソグラフィ一方法では形
成予定の領域がオーバーラツプしないようにリソグラフ
ィー法のトレランスを考慮して横方向へのスペースを必
要とした。同様に、第２図の従来の単一リソゲラフィー
法は逆像マスクを形成することができず、したがって、
横方向のスペースは十分余地を残すか、またはガードリ
ングを設ける必要がある。自己整合ウエル３８と４１と
によって別体のガードリングの必要はなくなる。ウニ〃
形成にイオンインプランテーションを用いることによシ
側方への拡散が防げ、したがってデバイス間のスペース
を少なくできる。同様に、イオンインプランテーション
と共に分離領域３０によって相互に整合したウニρが相
接続する分離領域８０には最高度のドーピングが得られ
る。このようにしてガードリングは同時に形成され、ウ
エルの形成と整合される。
この高度のドーピングによってバラシティツクな分離電
界効果トフンジスタのしきい値を上げることによってラ
ッチングをそれだけ少なくすることができる。さらにウ
ェルの表面ドーピングは比較的低い接合キヤパシタンス
となる。
第２マスク層形成法の第２実施例の１つは、第７図に示
すように第２マスク層４０を第１マスクＭ８４の開口部
３６を充填するに十分な深さを有するように形成する。
第１マスク層が１０，０００〜２０゜０００オングスト
ロームの厚味を有するに対し、第２マスク層４０は第１
マスク層３４の上に１０．０００〜２０．０００オング
ストロームの厚味を有する。第２マスク層４０は乾式ま
たは湿式のエッチ剤で除去され第１マスク層３４が露呈
される。除去されるのは唯一層だけであるから、エツチ
ング速度は均一であシ、開口部３６の隅も第２マスク層
４０のトポロジイによって露呈することになる。第８図
に示すように、マスク層３４の縁部４４も現われ、一部
エッチングされる。第１マスクＨ３４は湿式のデベロッ
パーを用いて除去されるが、第１マスク層３４のみなら
ず第１層の上の第２マスク層部分も除去される。これに
よって第３図のマスク層３４と逆像をもった第６図の第
２マスク層４０ができ上る。
この実施例では、エツチング前に層面の平面化を行うこ
とはないので、第２層は比絞的薄くてよい。このことは
第２マスク層の作成に要する時間と費用の節約となる。
本実施例の第２のものは、第９〜１４図に示されている
。これを前記した２つの方法と比較すると、第１のマス
ク素材はたとえばアルミのような金属であシ、第２マス
クは感光性抵抗樹脂である。
また、前記方法では誘電性アイソレーションｔ−４たな
い場合についてであった。この変形第２の方法は、先ず
たとえば第１マスク層たる金属層４゜を基板２０の頂面
に、かつ薄い酸化層３２によって同基板から隔離して形
成する。次に、厚味５．０００〜１５，０００オングス
トロームの感光性抵抗物質４６が金属ＭＩＪ４０に当て
られ、所定のパターンに露光されて露光部４６′と非露
光部４６が形成される。
その状態は第９図に示されている。露光部４６′は正の
デベロッパーを使って除去される。非露光部４６は金属
層４０をエツチングにょシ除去する際ｏ−ｒｙ、　りと
して使用される。このエツチングは反応性イオンエツチ
ングでも乾式または湿式エツチングでもよい。湿式エッ
チを用いると側壁は垂直面となシ自己整合効果を有する
。構成は第１０図に示すように感光部４６と金属部４ｏ
を有した２層マスクとなる。たとえばボロンのようなＰ
型不純物が整合マスクとして第１マスク層を用いて導入
されてＰウニ／ｖ３ｏｆＰ形成する。
第２マスクレペμを当てがうに先立って感光層４６はた
とえば紫外線に露光されて硬質の露光感光部となる。第
２マスク材の材質によってはこの硬化手段は必要がない
。この露光は第９図の先の露光部分４６を除去して第２
マスク層を当てた後の適当な時に行われる。第２マスク
層３４は第１１図に示すように当てられる。たとえば、
第２マスク層は負の感光性抵抗物質でちってもよい。第
７、第８図の方法を用いて第２の感光性物質が十分深く
当てかわれて第１マスク層の開口部３６を充填する。こ
の高さは少なくとも第１マスク層４０の高さ、好ましく
は第１マスク層４０と露光部４６′を合せた高さに等し
くする。
第２のマスク層３４は第１２図に示すように露光部４６
′の縁部４８が露呈するまで除去される。
次いで露光部４６′が乾式または湿式のエッチ剤を使っ
て除かれ、第２の感光層３４も除かれる。その結果第１
８図に示すように第１マスク層４０は第２マスク層３４
に側方を囲まれている。第１マスク層４０は第１４図に
示す状態に除去される。
たとえばＮ型不純物であるリンが導入されてＮウェル４
１となる。
５ｇ９〜第１４図に示す方法では、２個の感光性抵抗マ
スクが用いられ金属層４０はなしで行われる。第１５図
に示すように第１の感光性抵抗マスク４６がかけられパ
ターン化されて露光部４６′と非露光部４６とができる
。露光部４６′は除かれ、第１７図に示すようにＰ型不
純物によってＰウニ／ｌ／３８が形成される。第２のマ
スク層はエツチングされ、第１８図に示すように第１の
マスク層４６′の縁部４８が露呈するに至る。第１のマ
スク層４６′は、同層４６′と逆像の第２マスク層８４
を残して除かれる。
第９〜第１４図の方法は、第１マスク層として正の感光
性抵抗素材を、第２マスク層として負のｊＢ光性抵抗素
材を用いる。正の感光性素材は露光部が非露光部よシ簡
単に露光パターンが除去される関係で、第２マスクの形
成前に次の露光を行うことを可能ならしめるので利点は
大きい。この露光方法では正と負の感光材の混合が避け
られるから、正しい逆像が得られることになる。感光性
素材の硬さ如何では硬化手段は省略してもよい。
第２マスクとなる感光性抵抗素材は、変質しないように
露光しなければならない。それは同層が不純物導入用マ
スクとして用いられるからである。
したがって、共通の感光性抵抗素材を第１と第２マスク
とに用いてもよい。たとえば、第１マスク４６は正の感
光性抵抗素材でその露光部がデベロッパーにより除去さ
れ、次いでイオンインプランテーションが行われる。次
に非露光部が露光され、新しい正の感光性素材がかけら
れて領域３４となる。第１のマスク領域４６′は露光感
光部であるから非露光部の第２正感光層３４とは異なっ
た特性を有し、したがって、それは選択的にデベロツ／
＜−によシ除表される。
この発明の方法では、感光性抵抗物質は第１マスクがキ
の上の第２マスクと一緒に除去できる特性を有する限り
植々−のものを組み合わせて使用することができる。
相補絶縁ゲート電界効果トランジスタは基板の表面にゲ
ート酸化層４９を形成して作られる。たとえば、基板を
酸化雰囲気にさらし、ゲート素材を当てかい予めの設計
にしたがいゲート５０．５２を形成する。好ましくは、
ゲート５０．５２は多結晶性シリコンで形成する。たと
えばポロンのようなＰ型不純物層がゲート５０．５２と
酸化帯域３０をマスクに利用して第１９図に示すように
ウエル３８内に浅い帯域５６、ウェル４１に浅い帯域５
４を形成する。
感光層５８を当て、Ｎウニ／ｖ４１をマスクしＰウェル
３８を露光してマスクを形成する。たとえばヒソのよう
なＮ型不純物がマスク５８とゲート５０を酸化帯域３０
と一緒に用いて浅いＮ＋ソースとドレイン６０を形成す
る。イオンによる不純物生成は十分の準位をもって行い
クエ／Ｉ／３８中の元の（Ｐ＋）帯域５６を埋める。Ｐ
型不純物をＰウニ／Ｌ／３８に入れることでＮ＋ソース
とドレイン６０の形成領域を広くとることができる。そ
の構成は第２０図に′示す如くである。マスク層５８は
除去される。この状態では各相補電界効果トランジスタ
ウエル内に浅いソースとドレイン域を有し、同ウエルの
深さは１０００〜２０００オングストロームの深さと１
０１８〜１０１臘子／ｊの不純物濃度を有する。
次の工程は深いソースとドレインとを形成することであ
る。この工程はゲート域５０．５２から横方向に延びた
スペーサを形成することから始まる。
これらスペーサは、たとえば、二酸化ケイ素膜を基板表
面に蒸着して絶縁層を形成することにより行われる。酸
化層は反応イオンインプランテーションによりゲート５
０からスペーサ帯域６２を、ゲート５２からスペーサ６
４を形成する。これらスペーサは堆積酸化ケイ素層の凹
凸トポロジイに起因するもので、この点についてはよく
知られているので、詳細は省略する。
スペーサが形成されると、マスク層６６は基板上にかけ
られ、Ｎウニ／ｖ４１にマスクをかけＰウエル帯域３８
を露光する。たとえばリンのようなＮ型不純物層がマス
ク層６６、ゲート５０、スペーサ６２、挿入層３０を共
にマスクとして使ってイオンインプランテーションされ
る。この結果深いＮ＋ソースとドレイン６８が浅いＮ＋
ソースとドレイン６０から形成される。マスク層６６は
除去され、新しいマスク層７０がかけられ、ウエル４１
を露光し、ウニ／Ｉ／３８をマスキングする。たとえば
、ポロンのようなＰ型不純物層がマスク７０゜ゲート５
２、スペーサ６４、酸化挿入層３０ｔｌ−整合マスクに
用いてイオンインプランテーションされる。この結果第
２１図に示すように浅いソースとドレイン５４から深い
Ｐ＋ソースとドレイン７２が形成される。マスク層６６
は除去され、新しいマスクＰｓＪ７０が当てられウニ１
ｖ４１を露光しウニ／ｌ’８８をマスキングする。たと
えばポロンめようなＰ型不純物層がマスク層７０、ゲー
ト５２、スペーサ６４、酸化挿入層３０を整合マスクと
して使用してイオンインプランテーションされる。この
結果第２２図に示すように浅いソースとドレイン５４か
ら深いＰ＋ソースとドレイン７２となる。
深さはａｏｏｏ〜４０００オングストローム、不純物濃
度は１０１８〜１０”Ｉ束子／　ｃｊである。感光層７
０は除かれて、全プロセスは終る。
第２２図から明らかなように多結晶ゲート５０．５２の
抵抗値は比較的低く、夫々Ｎ＋、Ｐ＋にドーピングされ
、その不純物濃度は１０〜ｌＯ原子／ｉである。
直昇酸化物とコンタクトの形成とが最終工程となる。接
合部抵抗を少なくし、浅い接合に対する障壁金属を設け
るためにシリコン系の金属層７４を第２３図に示す如く
に基盤に当てかう。葉材は一例として白金を用いる。次
いで薄板（フェノ１−）を加熱して同帯域において白金
とシリコンの化合体を作って白金を多結晶ゲートまたは
シリコン基板に接触させる。これは第２４図に示すよう
に深いソースとドレイン６８の帯域７６、ゲート５０の
帯域７８、深いソースとドレイン７２の帯域８０、ゲー
ト５２の帯域８２等を白金・シリコン化合体で形成する
場合にあてはまる。酸化物挿入層３０やスペーサ６２．
６４には適用されない。シリコンと化合しない白金部分
は加熱された高濃度の王水などを使って除去する。
酸化物スペーサを使うことによって熱電子、基板の電流
注入（カレントインジェクション）全回避することがで
きると共に、ゲートの酸化物の信頼性を向上することが
できる。金属とシリコンの化合物を併用することによっ
てマスクを使わないシリコンの金属化合物形成に対する
自己整合技術が可能となる。さらにスペーサを設けるこ
とによってゲー１−［材の鋭利な縁部を丸くして接触度
をよくする。
次に電界酸化物層８４が蒸着法等により薄板上に形成さ
れてソース・ドレイン領域とゲート帯域の白金・シリコ
ン化合体へのコンタクトを形成するようエツチングされ
る。次いで金属層が与えられ第２５図に示すようにコン
タクト８６となる。
絶縁層が第１金属層８６上に形成され、また第２金属層
も与えられる。
深浅両方のソースとドレインを形成する方法の池の実ｈ
＠態様は、第２６図が示すようにＮウエル４１をブロッ
クするマスク層５８を形成しＰウェル３８を露呈させる
場合も含む。Ｎ＋ヒ素がインブラントされて浅いソース
・ドレイン６（ｌ形成する。感光層５８は除かれ、感光
層８゛８が当てがわれ、Ｐウエルｓ８をブロックしＮウ
ニ／’４１を露呈するマスク層が形成される。第２７図
に示すようにＰ型不純物がインブラントされてＰ＋ソー
ス・ドレイン５４が形成される。マスク層８８は除去さ
れ、Ｐ型ボロン不純物層が無選択的にインブラントされ
てウニＩＶ４１内に深いＰ＋ソース・ドレイン帯域７２
ｔ−ウニ／Ｉ／３８内にＰ＋ソース・ドレイン帯域９０
が形成される。（第２８図）マスク層６６が当てがわれ
、Ｐウニ＃ｔ−８呈し、Ｎつ二μ４１をグロックするよ
うに形成される。リンなどのＮ型不純物がインブラント
されて深いＮ＋ソース・ドレイン帯域６８が形成される
。このインプランテーションは第２９図に示すように前
の工程で作られたＰ十帯域９０を消すように行う必要が
ある。マスク層６６は除去される。その後のプロセスは
第２３〜第２５図に関連して説明した通夛である。
第２６〜第２９図のプロセスは第１９〜第２２図の場合
とはソ同じである。すなわち、３つのマスキング工程は
相補絶縁ゲート電界効果トランジスタ用の二双ソース・
ドレインを形成する４つのインプランテーションに用い
ることができる。このためインプランテーションの１つ
は無選別に行われることになる。第１９〜第２２図にお
ける差は、無選別インプランテーションはプロセスの最
初に行われ、他方第２６〜第２９図のプロセスではそれ
がプロセスの途中に行われる。Ｐ型及びＮ型ソース・ド
レインのインプランテーションは二つのプロセスの流れ
において逆になっている。不純物導入は低温イオンイン
プランテーションで行われるが、Ｎインプランテーショ
ンがＰインプランテーションより先か後かは余り重要で
はない。
重要なのは、浅いソース・ドレイン帯域カゲートを整合
マスクに使って形成されること、及びスペーサを整合マ
スクとして用いてより深い帯域が形成されることである
。
（＠明の効果） 既に実施例の記載中に触れたように本発明方法によれば
、単に正しい逆像マスクが形成され、自己整合型双子型
ウエルの形成が容易にできる。すなわち、−回のフォト
リンゲラフィブロセスで自己整合双子型ウェルが容易に
形成できる。またデバイスのしきい値の調整が可能で多
り、熱電子や基板の電流注入が抑止嘔れる。さらにコン
タクト部における接合抵抗を少なくすることができ、回
路全体のキャパシタンスを低くすることができる。
【図面の簡単な説明】
第１図、第２図は従来技術の略示的説明図でおυ、以下
は第３〜６図が本発明の第１実施例、第７及び第８図が
第２の実施例、第９〜１４図が第３の実施例、第１５〜
１８図が第４の実施例、第１９〜２５図が第５の実施例
、第２６〜２９図が前記第１９〜２２図に示す態様の変
形を夫々略示的に示す説明図である。 ２０−・・基板、３４・・・第１マスク、３６・・・開
口部、３８・・・Ｐウェル、４０・・・第２マスク層、
４１・・・Ｎワエμ、４２・・・平面化層

Claims (3)

    【特許請求の範囲】
  1. １．第１のマスクを少なくとも１個の開口部をもつた基
    板の第１の素材上に形成し、第１導電型の不純物を前記
    開口部から前記基板の第１のマスクに導入して第１のウ
    エル領域を形成し、第２の素材の第２のマスク層で前記
    開口部を少なくとも充填して同第１のマスクを被覆し、
    前記第１のマスクが少なくともその一部が露呈するまで
    前記第２のマスクを除去し、前記第１のマスクをその上
    の第２のマスク層と一緒に除去して前記第１のマスクの
    逆像である第２のマスクを形成し、第２導電型の不純物
    を前記第２マスクの前記開口部から前記基板に導入して
    前記第１のウエル領域に整合した第２のウエル領域を形
    成することを特徴とした集積回路の製造方法。
  2. ２．少なくとも１個の開口部を有した基板上に第１の素
    材の第１のマスクを形成し、第１電導型の不純物を前記
    開口部から基板に導入し、第２の素材の第２のマスク層
    で前記開口部を塞いで前記第１のマスクを被覆し、第３
    の素材の平面化層を前記第２のマスク層に重ね、同平面
    化層と第２マスク層を除去して第１のマスクを露呈させ
    、第２導電型の不純物をその開口部から基板の第２のマ
    スクに導入して第１のウエルと整合した第２のウエルを
    形成することを特徴とした集積回路の製法。
  3. ３．感光性抵抗素材の第１のマスク層を形成し、同第１
    のマスク層をパターンに露光して露光部分と非露光部分
    を形成し、前記露光部を選択的に除去して少なくとも１
    個の開口部を有した第１のマスクを形成し、第１導電型
    の不純物を前記マスクの開口部から基板に導入して第１
    のウエルを形成し、前記第１のマスクを露出して露光部
    となし、感光性樹脂素材の第２マスク層で前記開口部を
    塞いで第１マスクを被覆し、前記第１マスクの少なくと
    も１部が表われるまで前記第２のマスク層を除去し、前
    記第１のマスクをその上の第２のマスク層と一緒に選択
    的に除去して第１のマスク逆像である第２マスクを形成
    し、第２導電型の不純物を前記第２のマスクの開口部か
    ら基板に導入して第１のウエルと整合した第２のウエル
    を形成することを特徴とした集積回路の製法。
JP60130674A 1984-06-15 1985-06-15 集積回路の製法 Expired - Lifetime JPH0669079B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63196070A (ja) * 1987-02-10 1988-08-15 Sony Corp Ｃｍｏｓの製造方法
JPH02165668A (ja) * 1988-12-20 1990-06-26 Toshiba Corp 半導体装置の製造方法
JP2007251194A (ja) * 2007-05-14 2007-09-27 Toshiba Corp 半導体装置およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767721A (en) * 1986-02-10 1988-08-30 Hughes Aircraft Company Double layer photoresist process for well self-align and ion implantation masking
FR2610141B1 (fr) * 1987-01-26 1990-01-19 Commissariat Energie Atomique Circuit integre cmos et procede de fabrication de zones d'isolation electrique dans ce circuit
IT1225614B (it) * 1988-08-04 1990-11-22 Sgs Thomson Microelectronics Processo per la fabbricazione di dispositivi integrati cmos con lunghezze di gate ridotte e drain leggermente drogato
US4895520A (en) * 1989-02-02 1990-01-23 Standard Microsystems Corporation Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant
CN104810253B (zh) * 2014-01-28 2018-02-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054259B1 (en) * 1980-12-12 1986-08-06 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device of the mis type
US4411058A (en) * 1981-08-31 1983-10-25 Hughes Aircraft Company Process for fabricating CMOS devices with self-aligned channel stops
US4435896A (en) * 1981-12-07 1984-03-13 Bell Telephone Laboratories, Incorporated Method for fabricating complementary field effect transistor devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63196070A (ja) * 1987-02-10 1988-08-15 Sony Corp Ｃｍｏｓの製造方法
JPH02165668A (ja) * 1988-12-20 1990-06-26 Toshiba Corp 半導体装置の製造方法
JP2007251194A (ja) * 2007-05-14 2007-09-27 Toshiba Corp 半導体装置およびその製造方法

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EP0164737A2 (en) 1985-12-18
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