JP2745640B2 - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】 〔概 要〕 MOSトランジスタの製造方法に関し、 ゲート電極の膜厚が薄くても、ゲート電極の下部の半
導体基板にイオンが注入されるのを防止することが可能
な半導体装置の製造方法の提供を目的とし、 ゲート電極形成前に、半導体基板上に形成した開口部
を有するマスクを介してイオンを注入して、この半導体
表面基板表面から離間した領域にパンチスルーストッパ
となるべきイオン注入領域を形成する工程と、この工程
に用いたマスクの開口部にあたる部分にゲート電極を自
己整合的に形成する工程と、このマスクを除去する工程
とを含むことを特徴とする。
導体基板にイオンが注入されるのを防止することが可能
な半導体装置の製造方法の提供を目的とし、 ゲート電極形成前に、半導体基板上に形成した開口部
を有するマスクを介してイオンを注入して、この半導体
表面基板表面から離間した領域にパンチスルーストッパ
となるべきイオン注入領域を形成する工程と、この工程
に用いたマスクの開口部にあたる部分にゲート電極を自
己整合的に形成する工程と、このマスクを除去する工程
とを含むことを特徴とする。
本発明は、半導体装置の製造方法に係り、特にMOSト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
トランジスタの構造は微細化に伴い、チャネルが短く
なり、その結果ソース・ドレイン間のパンチスル−耐圧
が低下しており、このパンチスル−耐圧の低下を防止す
るためにパンチスルーストッパを形成する製造方法があ
る。
なり、その結果ソース・ドレイン間のパンチスル−耐圧
が低下しており、このパンチスル−耐圧の低下を防止す
るためにパンチスルーストッパを形成する製造方法があ
る。
このパンチスルーストッパの形成は、ゲート電極をマ
スクとするイオン注入法により行っているが、微細化を
促進するためには、ソース・ドレイン間の距離の短縮化
と、アスペクト比を小さくして平坦化とをはかり、加工
性と信頼性とを向上するとが必要になり、ゲート電極を
より一層薄膜化しなければならない。
スクとするイオン注入法により行っているが、微細化を
促進するためには、ソース・ドレイン間の距離の短縮化
と、アスペクト比を小さくして平坦化とをはかり、加工
性と信頼性とを向上するとが必要になり、ゲート電極を
より一層薄膜化しなければならない。
以上のような状況から容易にパンチスルーストッパを
形成することが可能な半導体装置の製造方法が要望され
ている。
形成することが可能な半導体装置の製造方法が要望され
ている。
従来の半導体装置の製造方法を第４図によりに説明す
る。
る。
まず第４図（ａ）に示すように、フィールド酸化膜34
により画定される図示の領域にゲート酸化膜36を形成
し、半導体基板31の表面に硼素（Ｂ）イオンをイオン注
入して、Ｐ型シリコン層31aを形成する。
により画定される図示の領域にゲート酸化膜36を形成
し、半導体基板31の表面に硼素（Ｂ）イオンをイオン注
入して、Ｐ型シリコン層31aを形成する。
つぎに、ポリシリコン膜を堆積し、その表面にレジス
ト膜を形成し、フォトリソグラフィー技術を用いてこの
ポリシリコン膜をパターニングして第４図（ｂ）に示す
ように、ゲート電極37を形成し、半導体基板31の表面に
燐（Ｐ）イオンをイオン注入して、パンチスルーストッ
パとなるn+型のイオン注入層35を形成する。
ト膜を形成し、フォトリソグラフィー技術を用いてこの
ポリシリコン膜をパターニングして第４図（ｂ）に示す
ように、ゲート電極37を形成し、半導体基板31の表面に
燐（Ｐ）イオンをイオン注入して、パンチスルーストッ
パとなるn+型のイオン注入層35を形成する。
ついで、CVDシリコン酸化膜を堆積し、異方性のリア
クティブ・イオン・エッチングを行い、ゲート電極37の
側面に第４図（ｃ）に示すようにサイドウォールとなる
CVDシリコン酸化膜37aを形成する。
クティブ・イオン・エッチングを行い、ゲート電極37の
側面に第４図（ｃ）に示すようにサイドウォールとなる
CVDシリコン酸化膜37aを形成する。
その後、第４図（ｄ）に示すように、半導体基板31の
表面に硼素（Ｂ）イオンをイオン注入して、p+型のソー
ス38及びドレイン39を形成する。
表面に硼素（Ｂ）イオンをイオン注入して、p+型のソー
ス38及びドレイン39を形成する。
以上説明した従来の半導体装置の製造方法において
は、パンチスルーストッパとなるイオン注入層を形成す
る際に、通常はゲート電極をマスクとして用いてイオン
を注入しているが、半導体素子の微細化・多層化に伴い
加工性・信頼性を向上するためにゲート電極の膜厚を薄
くすることが必要になっている。
は、パンチスルーストッパとなるイオン注入層を形成す
る際に、通常はゲート電極をマスクとして用いてイオン
を注入しているが、半導体素子の微細化・多層化に伴い
加工性・信頼性を向上するためにゲート電極の膜厚を薄
くすることが必要になっている。
このようにゲート電極の膜厚が薄くなった場合には、
半導体基板に注入したイオンがゲート電極を透過し、イ
オンを注入してはならない半導体基板の部分にイオンが
注入されるという問題点があった。
半導体基板に注入したイオンがゲート電極を透過し、イ
オンを注入してはならない半導体基板の部分にイオンが
注入されるという問題点があった。
本発明は以上のような状況からゲート電極の膜厚が薄
くても、ゲート電極の下部の半導体基板にイオンが注入
されるのを防止することが可能な半導体装置の製造方法
の提供を目的としたものである。
くても、ゲート電極の下部の半導体基板にイオンが注入
されるのを防止することが可能な半導体装置の製造方法
の提供を目的としたものである。
本発明の半導体装置の製造方法は、ゲート電極形成前
に、半導体基板上に形成した開口部を有するマスクを介
してイオンを注入して、この半導体基板表面から離間し
た領域にパンチスルーストッパとなるべきイオン注入領
域を形成する工程と、この工程に用いたマスクの開口部
にあたる部分にゲート電極を自己整合的に形成する工程
と、このマスクを除去する工程とを含むことを特徴とす
る。
に、半導体基板上に形成した開口部を有するマスクを介
してイオンを注入して、この半導体基板表面から離間し
た領域にパンチスルーストッパとなるべきイオン注入領
域を形成する工程と、この工程に用いたマスクの開口部
にあたる部分にゲート電極を自己整合的に形成する工程
と、このマスクを除去する工程とを含むことを特徴とす
る。
即ち本発明においては、ゲート電極形成前に、パンチ
スルーストッパをイオン注入法により形成するので、ゲ
ート電極の直下部の半導体基板にイオンが注入されるの
を防止することが可能となり、この工程に用いたマスク
を用いて、セルフアラインによりゲート電極を形成する
ので、パンチスルーストッパに対して高精度でゲート電
極を形成することが可能となる。
スルーストッパをイオン注入法により形成するので、ゲ
ート電極の直下部の半導体基板にイオンが注入されるの
を防止することが可能となり、この工程に用いたマスク
を用いて、セルフアラインによりゲート電極を形成する
ので、パンチスルーストッパに対して高精度でゲート電
極を形成することが可能となる。
以下第１図，第２図，第３図により本発明の第1,第2,
第３の実施例を工程順に説明する。
第３の実施例を工程順に説明する。
第１図により半導体基板１の表面から離れた部分にパ
ンチスルーストッパとなるイオン注入層５を形成する第
１の実施例について説明する。
ンチスルーストッパとなるイオン注入層５を形成する第
１の実施例について説明する。
まず半導体基板１の表面にシリコン酸化膜２、シリコ
ン窒化膜３を順次堆積した後、シリコン窒化膜３の表面
にレジスト膜を形成し、フィールド酸化膜４を形成しよ
うとする部分のシリコン窒化膜３をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
１図（ａ）に示すように、フィールド酸化膜４を形成す
る。
ン窒化膜３を順次堆積した後、シリコン窒化膜３の表面
にレジスト膜を形成し、フィールド酸化膜４を形成しよ
うとする部分のシリコン窒化膜３をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
１図（ａ）に示すように、フィールド酸化膜４を形成す
る。
つぎに、このシリコン窒化膜３の表面にレジスト膜を
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜３をパターニングして第１図（ｂ）に示すよう
に、ゲート電極形成部分をパターニングして開口する。
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜３をパターニングして第１図（ｂ）に示すよう
に、ゲート電極形成部分をパターニングして開口する。
ついで、半導体基板１の表面に下記の条件でイオン注
入し、第１図（ｃ）に示すようにパンチスルーストッパ
となるn+型のイオン注入層５を半導体基板１の表面下0.
3μｍの位置に形成する。
入し、第１図（ｃ）に示すようにパンチスルーストッパ
となるn+型のイオン注入層５を半導体基板１の表面下0.
3μｍの位置に形成する。
イオン種 ……燐（Ｐ） 注入エネルギー ……320KeV ドーズ量 ……５×1012cm-2 その後、シリコン窒化膜３の開口部のシリコン酸化膜
２をエッチングにより除去し、第１図（ｄ）に示すよう
にこの部分にゲート酸化膜６を形成する。
２をエッチングにより除去し、第１図（ｄ）に示すよう
にこの部分にゲート酸化膜６を形成する。
ここで、ポリシリコン膜を堆積し、エッチバックして
第１図（ｅ）に示すようにポリシリコンよりなるゲート
電極７をシリコン窒化膜３の開口部に形成する。
第１図（ｅ）に示すようにポリシリコンよりなるゲート
電極７をシリコン窒化膜３の開口部に形成する。
最後に、シリコン窒化膜３を除去してこの部分に下記
の条件でイオン注入を行い、第１図（ｆ）に示すように
p+型のソース８及びドレイン９を形成する。
の条件でイオン注入を行い、第１図（ｆ）に示すように
p+型のソース８及びドレイン９を形成する。
イオン種 ……硼素（Ｂ） 注入エネルギー ……20KeV ドーズ量 ……２×1015cm-2 その後、シリコン酸化膜２はエッチングにより除去す
る。
る。
次に第２図により半導体基板11にトレンチ11aを設け
て、パンチスルーストッパとなるイオン注入層15を形成
する第12の実施例について説明する。
て、パンチスルーストッパとなるイオン注入層15を形成
する第12の実施例について説明する。
まず半導体基板11の表面にシリコン酸化膜12、シリコ
ン窒化膜13を順次堆積した後、シリコン窒化膜13の表面
にレジスト膜を形成し、フィールド酸化膜14を形成しよ
うとする部分のシリコン窒化膜13をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
２図（ａ）に示すように、フィールド酸化膜14を形成す
る。
ン窒化膜13を順次堆積した後、シリコン窒化膜13の表面
にレジスト膜を形成し、フィールド酸化膜14を形成しよ
うとする部分のシリコン窒化膜13をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
２図（ａ）に示すように、フィールド酸化膜14を形成す
る。
つぎに、このシリコン窒化膜13の表面にレジスト膜を
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜13を第２図（ｂ）に示すようにゲート電極形成
部分をパターニングし、更にこのシリコン窒化膜13をマ
スクして半導体基板11にトレンチ11aを形成する。
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜13を第２図（ｂ）に示すようにゲート電極形成
部分をパターニングし、更にこのシリコン窒化膜13をマ
スクして半導体基板11にトレンチ11aを形成する。
ついで、このトレンチ11a内に下記の条件でイオン注
入を行い、第２図（ｃ）に示すようにパンチスルースト
ッパとなるn+型のイオン注入層15を形成する。
入を行い、第２図（ｃ）に示すようにパンチスルースト
ッパとなるn+型のイオン注入層15を形成する。
イオン種 ……燐（Ｐ） 注入エネルギー ……30KeV ドーズ量 ……５×1012cm-2 その後、トレンチ11a内に選択エピタキシャル成長に
よりシリコンを埋め込み、第２図（ｄ）に示すようにそ
の上にゲート酸化膜16を形成する。
よりシリコンを埋め込み、第２図（ｄ）に示すようにそ
の上にゲート酸化膜16を形成する。
ここで、ポリシリコン膜を堆積し、エッチバックして
第２図（ｅ）に示すようにポリシリコンよりなるゲート
電極17をシリコン窒化膜13の開口部に形成する。
第２図（ｅ）に示すようにポリシリコンよりなるゲート
電極17をシリコン窒化膜13の開口部に形成する。
最後に、シリコン窒化膜13を除去してこの部分に下記
の条件でイオン注入を行い、第２図（ｆ）に示すように
p+型のソース18及びドレイン19を形成する。
の条件でイオン注入を行い、第２図（ｆ）に示すように
p+型のソース18及びドレイン19を形成する。
イオン種 ……硼素（Ｂ） 注入エネルギー ……20KeV ドーズ量 ……２×1015cm-2 その後、シリコン酸化膜12はエッチングにより除去す
る。
る。
次に第３図により半導体基板21にトレンチ21aを設
け、このトレンチ21aの側壁にパンチスルーストッパと
なるイオン注入層25を形成する第３の実施例について説
明する。
け、このトレンチ21aの側壁にパンチスルーストッパと
なるイオン注入層25を形成する第３の実施例について説
明する。
まず半導体基板21の表面にシリコン酸化膜22、シリコ
ン窒化膜23を順次堆積した後、シリコン窒化膜23の表面
にレジスト膜を形成し、フィールド酸化膜24を形成しよ
うとする部分のシリコン窒化膜23をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
３図（ａ）に示すように、フィールド酸化膜24を形成す
る。
ン窒化膜23を順次堆積した後、シリコン窒化膜23の表面
にレジスト膜を形成し、フィールド酸化膜24を形成しよ
うとする部分のシリコン窒化膜23をリソグラフィー技術
を用いてエッチング除去し、フィールド酸化を行って第
３図（ａ）に示すように、フィールド酸化膜24を形成す
る。
つぎに、このシリコン窒化膜23の表面にレジスト膜を
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜23を第３図（ｂ）に示すようにゲート電極形成
部分をパターニングし、更にこのシリコン窒化膜23をマ
スクにして半導体基板21にトレンチ21aを形成する。
形成し、フォトリソグラフィー技術を用いてこのシリコ
ン窒化膜23を第３図（ｂ）に示すようにゲート電極形成
部分をパターニングし、更にこのシリコン窒化膜23をマ
スクにして半導体基板21にトレンチ21aを形成する。
このトレンチ21aの底面には、図に示すようにイオン
注入を防止する膜厚1,000Åのシリコン酸化膜21bを形成
する。
注入を防止する膜厚1,000Åのシリコン酸化膜21bを形成
する。
ついで、このトレンチ21aの側壁に斜め方向から下記
の条件でイオン注入を行い、第３図（ｃ）に示すように
パンチスルーストッパとなるn+型のイオン注入層25を形
成する。
の条件でイオン注入を行い、第３図（ｃ）に示すように
パンチスルーストッパとなるn+型のイオン注入層25を形
成する。
イオン種 ……燐（Ｐ） 注入エネルギー ……25KeV ドーズ量 ……１×1013cm-2 その後、トレンチ21a内のシリコン酸化膜21bを除去
し、選択エピタキシャル成長によりシリコンを埋め込
み、第３図（ｄ）に示すようにその上にゲート酸化膜26
を形成する。
し、選択エピタキシャル成長によりシリコンを埋め込
み、第３図（ｄ）に示すようにその上にゲート酸化膜26
を形成する。
ここで、ポリシリコン膜を堆積し、エッチバックして
第３図（ｅ）に示すようにポリシリコンよりなるゲート
電極27をシリコン窒化膜23の開口部に形成する。
第３図（ｅ）に示すようにポリシリコンよりなるゲート
電極27をシリコン窒化膜23の開口部に形成する。
最後に、シリコン窒化膜23を除去してこの部分に下記
の条件でイオン注入を行い、第３図（ｆ）に示すように
p+型のソース28及びドレイン29を形成する。
の条件でイオン注入を行い、第３図（ｆ）に示すように
p+型のソース28及びドレイン29を形成する。
イオン種 ……硼素（Ｂ） 注入エネルギー ……20KeV ドーズ量 ……２×1015cm-2 その後、シリコン酸化膜22はエッチングにより除去す
る。
る。
このようにゲート電極を形成する前にパンチスルース
トッパとなるイオン注入層をシリコン窒化膜をマスクと
して形成し、その後このシリコン窒化膜のマスクを用い
てセルフアライニングによりゲート電極を形成するの
で、イオン注入層とゲート電極とを高精度で半導体基板
の表面に形成することが可能となる。
トッパとなるイオン注入層をシリコン窒化膜をマスクと
して形成し、その後このシリコン窒化膜のマスクを用い
てセルフアライニングによりゲート電極を形成するの
で、イオン注入層とゲート電極とを高精度で半導体基板
の表面に形成することが可能となる。
以上の説明から明らかなように本発明によれば、容易
に実施することが可能な製造工程によりパンチスルース
トッパを形成することが可能であり、また、パンチスル
ーストッパに対して高精度でゲート電極を形成すること
が可能となる等の利点があり、著しい経済的及び、信頼
性向上の効果が期待できる半導体装置の製造方法の提供
が可能である。
に実施することが可能な製造工程によりパンチスルース
トッパを形成することが可能であり、また、パンチスル
ーストッパに対して高精度でゲート電極を形成すること
が可能となる等の利点があり、著しい経済的及び、信頼
性向上の効果が期待できる半導体装置の製造方法の提供
が可能である。
第１図は本発明による第１の実施例を工程順に示す側断
面図、 第２図は本発明による第２の実施例を工程順に示す側断
面図、 第３図は本発明による第３の実施例を工程順に示す側断
面図、 第４図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 1,11,21は半導体基板、 11a,21aはトレンチ、 21bはシリコン酸化膜、 2,12,22はシリコン酸化膜、 3,13,23はシリコン窒化膜、 4,14,24はフィールド酸化膜、 5,15,25はイオン注入層、 6,16,26はゲート酸化膜、 7,17,27はゲート電極、 8,18,28はソース、 9,19,29はドレイン、 を示す。
面図、 第２図は本発明による第２の実施例を工程順に示す側断
面図、 第３図は本発明による第３の実施例を工程順に示す側断
面図、 第４図は従来の半導体装置の製造方法を工程順に示す側
断面図、 である。 図において、 1,11,21は半導体基板、 11a,21aはトレンチ、 21bはシリコン酸化膜、 2,12,22はシリコン酸化膜、 3,13,23はシリコン窒化膜、 4,14,24はフィールド酸化膜、 5,15,25はイオン注入層、 6,16,26はゲート酸化膜、 7,17,27はゲート電極、 8,18,28はソース、 9,19,29はドレイン、 を示す。
Claims (1)
- 【請求項１】ゲート電極形成前に、半導体基板上に形成
した開口部を有するマスクを介してイオンを注入して、
前記半導体基板表面から離間した領域にパンチスルース
トッパとなるべきイオン注入領域を形成する工程と、 前記工程に用いたマスクの開口部にあたる部分にゲート
電極を自己整合的に形成する工程と、 前記マスクを除去する工程と、 を含むことを特徴とする電界効果型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039138A JP2745640B2 (ja) | 1989-02-17 | 1989-02-17 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039138A JP2745640B2 (ja) | 1989-02-17 | 1989-02-17 | 電界効果型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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