JP2861856B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2861856B2 JP2861856B2 JP7072923A JP7292395A JP2861856B2 JP 2861856 B2 JP2861856 B2 JP 2861856B2 JP 7072923 A JP7072923 A JP 7072923A JP 7292395 A JP7292395 A JP 7292395A JP 2861856 B2 JP2861856 B2 JP 2861856B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- silicon
- silicon nitride
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 55
- 239000010410 layer Substances 0.000 claims description 55
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 43
- 238000009792 diffusion process Methods 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 31
- 238000002955 isolation Methods 0.000 claims description 28
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 239000011229 interlayer Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 32
- 229910052814 silicon oxide Inorganic materials 0.000 description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 238000001020 plasma etching Methods 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に半導体基板上の拡散層と配線層と
を接続するコンタクト孔の構造及びその形成方法に関す
る。
製造方法に関し、特に半導体基板上の拡散層と配線層と
を接続するコンタクト孔の構造及びその形成方法に関す
る。
【0002】
【従来の技術】半導体集積回路は、微細加工技術の進歩
による横方向の高密度化に伴って集積度が向上の一途を
たどっている。半導体基板表面に素子分離領域によって
区画された基板の導電型と異なる導電型の拡散層と層間
絶縁膜上の配線層とを接続するコンタクトの形成に際し
て、拡散層上のみにコンタクト孔が開口されるようにア
ライメント余裕をもたせていた。
による横方向の高密度化に伴って集積度が向上の一途を
たどっている。半導体基板表面に素子分離領域によって
区画された基板の導電型と異なる導電型の拡散層と層間
絶縁膜上の配線層とを接続するコンタクトの形成に際し
て、拡散層上のみにコンタクト孔が開口されるようにア
ライメント余裕をもたせていた。
【0003】しかし、素子の高集積化をするにはアライ
メント余裕を小さくすることが必要となり、その結果、
次のような問題点を生じる。図10(a)に示すよう
に、P型シリコン基板1上にパッド酸化膜2を介して被
着された窒化シリコン膜3をマスクとして選択酸化法に
よってフィールド酸化膜5を形成する。次に、窒化シリ
コン膜3およびパッド酸化膜2を除去した後、図10
(b)に示すように、ゲート酸化膜6を形成し、所望の
領域にゲート電極7aを形成する。フィールド酸化膜5
とゲート電極7aをマスクとしてイオン注入によりN型
拡散層8を形成する。次に、図10(c)に示すよう
に、層間絶縁膜9を堆積した後開口11を有するレジス
ト膜10を形成し、エッチングを行ない、図10(d)
に示すように、コンタクト孔12を開口する。この際、
アライメントずれを生じると、フィールド酸化膜の端が
エッチングされる場合がある。この後、図11に示すよ
うに、アルミニウム合金膜でなる配線層13を形成する
とフィールド酸化膜の端がエッチングされた領域におい
てアルミニウム合金膜とP型シリコン基板の短絡が生じ
るするという問題があった。
メント余裕を小さくすることが必要となり、その結果、
次のような問題点を生じる。図10(a)に示すよう
に、P型シリコン基板1上にパッド酸化膜2を介して被
着された窒化シリコン膜3をマスクとして選択酸化法に
よってフィールド酸化膜5を形成する。次に、窒化シリ
コン膜3およびパッド酸化膜2を除去した後、図10
(b)に示すように、ゲート酸化膜6を形成し、所望の
領域にゲート電極7aを形成する。フィールド酸化膜5
とゲート電極7aをマスクとしてイオン注入によりN型
拡散層8を形成する。次に、図10(c)に示すよう
に、層間絶縁膜9を堆積した後開口11を有するレジス
ト膜10を形成し、エッチングを行ない、図10(d)
に示すように、コンタクト孔12を開口する。この際、
アライメントずれを生じると、フィールド酸化膜の端が
エッチングされる場合がある。この後、図11に示すよ
うに、アルミニウム合金膜でなる配線層13を形成する
とフィールド酸化膜の端がエッチングされた領域におい
てアルミニウム合金膜とP型シリコン基板の短絡が生じ
るするという問題があった。
【0004】同様の問題は、溝分離構造の素子分離領域
を有する半導体装置においても生ずる。溝分離構造の形
成方法はいろいろあるが、ここでは、アイイーディ−エ
ム・テクニカル・ダイジェスト(IEDM Techn
ical Digest)誌、1993年、第57頁−
第60頁に記載されたものに従って説明する。まず、図
12(a)に示すように、P型シリコン基板1の表面に
パッド酸化膜2を形成し、窒化シリコン膜3を形成し、
溝14を形成する。次に、図12(b)に示すように、
熱酸化膜15を形成し、ボロン注入層16を形成する。
次に、酸化シリコン膜を堆積し、研磨による平坦化処理
(CMP平坦化法)により、溝を酸化シリコン膜17で
埋める。次に、窒化シリコン膜3を除去した後、図12
(d)に示すように、酸化シリコンによるスペーサ28
を形成し、ウェットエッチングを行なう。こうして、図
12(e)に示すように、酸化シリコン膜17aで埋め
られた溝でなる素子分離領域の形成を終る。次に、図1
3(a)に示すように、ゲート酸化膜6を形成し、ゲー
ト電極7aを形成し、N型拡散層8を形成する。次に、
図13(b)に示すように、層間絶縁膜9を堆積し、開
口11を有するレジスト膜10を形成する。エッチング
を行ない、図13(c)に示すように、コンタクト孔1
2を形成し、図13(d)に示すように、配線層13を
形成する。図示のように、配線層13とP型シリコン基
板のP型チャネルストッパ4Aとが短絡することがあ
る。
を有する半導体装置においても生ずる。溝分離構造の形
成方法はいろいろあるが、ここでは、アイイーディ−エ
ム・テクニカル・ダイジェスト(IEDM Techn
ical Digest)誌、1993年、第57頁−
第60頁に記載されたものに従って説明する。まず、図
12(a)に示すように、P型シリコン基板1の表面に
パッド酸化膜2を形成し、窒化シリコン膜3を形成し、
溝14を形成する。次に、図12(b)に示すように、
熱酸化膜15を形成し、ボロン注入層16を形成する。
次に、酸化シリコン膜を堆積し、研磨による平坦化処理
(CMP平坦化法)により、溝を酸化シリコン膜17で
埋める。次に、窒化シリコン膜3を除去した後、図12
(d)に示すように、酸化シリコンによるスペーサ28
を形成し、ウェットエッチングを行なう。こうして、図
12(e)に示すように、酸化シリコン膜17aで埋め
られた溝でなる素子分離領域の形成を終る。次に、図1
3(a)に示すように、ゲート酸化膜6を形成し、ゲー
ト電極7aを形成し、N型拡散層8を形成する。次に、
図13(b)に示すように、層間絶縁膜9を堆積し、開
口11を有するレジスト膜10を形成する。エッチング
を行ない、図13(c)に示すように、コンタクト孔1
2を形成し、図13(d)に示すように、配線層13を
形成する。図示のように、配線層13とP型シリコン基
板のP型チャネルストッパ4Aとが短絡することがあ
る。
【0005】このような問題を解決する方法として、例
えば特開昭62−130523号公報の半導体装置の製
造方法が提案されている。図14(a)〜(d)、図1
5(a)〜(c)は、上述の特開昭62−130523
号公報に示されたMOS LSIの製造方法を説明する
ための工程順断面図である。
えば特開昭62−130523号公報の半導体装置の製
造方法が提案されている。図14(a)〜(d)、図1
5(a)〜(c)は、上述の特開昭62−130523
号公報に示されたMOS LSIの製造方法を説明する
ための工程順断面図である。
【0006】図14(a)に示すように、まず公知のL
OCOS法により、すなわちP型シリコン基板1の表面
に例えば膜厚20nmのパッド酸化膜2を形成し、この
パッド酸化膜2上に例えば100nmのSi3 N4 膜3
(耐酸化性マスク)を選択的に形成した後、熱酸化を行
うことにより例えば400nmのフィールド酸化膜5を
選択的に形成する。
OCOS法により、すなわちP型シリコン基板1の表面
に例えば膜厚20nmのパッド酸化膜2を形成し、この
パッド酸化膜2上に例えば100nmのSi3 N4 膜3
(耐酸化性マスク)を選択的に形成した後、熱酸化を行
うことにより例えば400nmのフィールド酸化膜5を
選択的に形成する。
【0007】次に図14(b)に示すように、CVD法
により全面に膜厚100〜200nmの酸化シリコン膜
18を形成する。次に反応性イオンエッチング(RI
E)による全面エッチングを行って、図14(c)に示
すように、窒化シリコン膜3の一端部3aの近傍にのみ
酸化シリコン膜18を残す。
により全面に膜厚100〜200nmの酸化シリコン膜
18を形成する。次に反応性イオンエッチング(RI
E)による全面エッチングを行って、図14(c)に示
すように、窒化シリコン膜3の一端部3aの近傍にのみ
酸化シリコン膜18を残す。
【0008】次に窒化シリコン膜3及びパッド酸化膜2
をRIE等により選択的にエッチングして、図14
(d)に示すように、素子形成部のP型シリコン基板1
の表面を露出させる。
をRIE等により選択的にエッチングして、図14
(d)に示すように、素子形成部のP型シリコン基板1
の表面を露出させる。
【0009】次に図15(a)に示すように、熱酸化
(ゲート酸化)を行うことにより、露出したP型シリコ
ン基板1表面に、例えば20nmのゲート酸化膜6を形
成する。次に全面に例えば300nmの多結晶シリコン
膜を形成し、次いで例えばPOCl3 を用いた熱拡散法
によりこの多結晶シリコン膜にリン(P)拡散を行った
後、このP拡散された多結晶シリコン膜をRIE法によ
り所定形状にパターンニングして、ゲート電極7aを形
成する。この後、ゲート電極7aをマスクをしてP型シ
リコン基板1中にN型不純物、例えばヒ素(As)をエ
ネルギー70keV、ドーズ量5×1015cm-2の条件
でイオン注入した後、例えば940℃で20分間アニー
ルを行って、MOSトランジスタのソース領域またはド
レイン領域を構成するN型拡散層8を形成する。
(ゲート酸化)を行うことにより、露出したP型シリコ
ン基板1表面に、例えば20nmのゲート酸化膜6を形
成する。次に全面に例えば300nmの多結晶シリコン
膜を形成し、次いで例えばPOCl3 を用いた熱拡散法
によりこの多結晶シリコン膜にリン(P)拡散を行った
後、このP拡散された多結晶シリコン膜をRIE法によ
り所定形状にパターンニングして、ゲート電極7aを形
成する。この後、ゲート電極7aをマスクをしてP型シ
リコン基板1中にN型不純物、例えばヒ素(As)をエ
ネルギー70keV、ドーズ量5×1015cm-2の条件
でイオン注入した後、例えば940℃で20分間アニー
ルを行って、MOSトランジスタのソース領域またはド
レイン領域を構成するN型拡散層8を形成する。
【0010】次に、全面に例えば膜厚50nmの窒化シ
リコン膜19及び例えば500nmのAsSG膜9Aを
順次形成した後、図15(b)に示すように、このAs
SG膜9A上にコンタクトホール形成用のフォトレジス
ト膜20を形成する。次にこのフォトレジスト膜20を
マスクとして、N型拡散層8が露出するまでRIEによ
りエッチングを行って、図15(c)に示すようにコン
タクト孔12Aを形成する。このエッチングの際には、
フィールド酸化膜5の端部に形成されている比較的厚い
窒化シリコン膜3がエッチングストッパーとして働く結
果、このフィールド酸化膜5の端部はエッチング中に終
始窒化シリコン膜3により保護される。
リコン膜19及び例えば500nmのAsSG膜9Aを
順次形成した後、図15(b)に示すように、このAs
SG膜9A上にコンタクトホール形成用のフォトレジス
ト膜20を形成する。次にこのフォトレジスト膜20を
マスクとして、N型拡散層8が露出するまでRIEによ
りエッチングを行って、図15(c)に示すようにコン
タクト孔12Aを形成する。このエッチングの際には、
フィールド酸化膜5の端部に形成されている比較的厚い
窒化シリコン膜3がエッチングストッパーとして働く結
果、このフィールド酸化膜5の端部はエッチング中に終
始窒化シリコン膜3により保護される。
【0011】この後フォトレジスト膜9Aを除去した
後、従来公知の方法と同様にして配線工程以降の工程を
進めて、目的とするMOS LSIを完成させる。
後、従来公知の方法と同様にして配線工程以降の工程を
進めて、目的とするMOS LSIを完成させる。
【0012】上述の従来例によれば、LOCOS法によ
る選択酸化の際にマスクとして用いた窒化シリコン膜3
の一部をフィオールド酸化膜5の端部に残した状態でコ
ンタクトホール形成のためのエッチングを行っているの
で、上述の窒化シリコン膜3がエッチングのストッパー
として働き、このためフィールド酸化膜5がエッチング
されるのを効果的に防止することができる。従ってフィ
ールド酸化膜5の端部下方のP型シリコン基板が露出す
るのが防止されるので、基板との短絡を起こすことなく
コンタクトホール12Aを通じてN型拡散層8とのコン
タクトを取ることが可能となる。
る選択酸化の際にマスクとして用いた窒化シリコン膜3
の一部をフィオールド酸化膜5の端部に残した状態でコ
ンタクトホール形成のためのエッチングを行っているの
で、上述の窒化シリコン膜3がエッチングのストッパー
として働き、このためフィールド酸化膜5がエッチング
されるのを効果的に防止することができる。従ってフィ
ールド酸化膜5の端部下方のP型シリコン基板が露出す
るのが防止されるので、基板との短絡を起こすことなく
コンタクトホール12Aを通じてN型拡散層8とのコン
タクトを取ることが可能となる。
【0013】
【発明が解決しようとする課題】上述の第3の従来例で
は、フィールド酸化膜5の端部を覆う窒化シリコン膜の
幅を制御することが困難である。この窒化シリコン膜は
選択酸化時のマスクであり、この幅は小さいことが好ま
しい。また十分に短絡を防止するには、フィールド酸化
膜で区画される活性領域の周辺部を覆っていなければな
らない。図14(d)のようにパターニングするときの
アライメント余裕を十分にとらないといけない。つま
り、配線層とN型拡散層との接触面積は、窒化シリコン
膜のパターニングとコンタクト孔12Aの形成との2つ
の目合せの影響をうけて大きくばらつくことになる。い
いかえると、素子の微細化、高集積化の妨げとなる。さ
らに、フィールド酸化膜の端部にのみ残されたエッチン
グのストッパーとして働く窒化シリコン膜の幅が狭い
(バーズビークが小さい)とコンタクト孔のアライメン
トがフィールド酸化膜の端部に形成された窒化シリコン
膜より外側(活性領域から遠い側)にずれてしまった場
合には、基板との短絡が生じる恐れがある。また、フィ
ールド端部に残った窒化シリコン膜は段差を大きくする
ので多層配線化に不適当であるし、特にゲート電極を形
成するときのRIEにおいて、段差側壁にゲート電極材
料である多結晶シリコン膜が残り易く隣接するトランジ
スタ間の短絡を引き起す危険性が増大するという欠点も
ある。
は、フィールド酸化膜5の端部を覆う窒化シリコン膜の
幅を制御することが困難である。この窒化シリコン膜は
選択酸化時のマスクであり、この幅は小さいことが好ま
しい。また十分に短絡を防止するには、フィールド酸化
膜で区画される活性領域の周辺部を覆っていなければな
らない。図14(d)のようにパターニングするときの
アライメント余裕を十分にとらないといけない。つま
り、配線層とN型拡散層との接触面積は、窒化シリコン
膜のパターニングとコンタクト孔12Aの形成との2つ
の目合せの影響をうけて大きくばらつくことになる。い
いかえると、素子の微細化、高集積化の妨げとなる。さ
らに、フィールド酸化膜の端部にのみ残されたエッチン
グのストッパーとして働く窒化シリコン膜の幅が狭い
(バーズビークが小さい)とコンタクト孔のアライメン
トがフィールド酸化膜の端部に形成された窒化シリコン
膜より外側(活性領域から遠い側)にずれてしまった場
合には、基板との短絡が生じる恐れがある。また、フィ
ールド端部に残った窒化シリコン膜は段差を大きくする
ので多層配線化に不適当であるし、特にゲート電極を形
成するときのRIEにおいて、段差側壁にゲート電極材
料である多結晶シリコン膜が残り易く隣接するトランジ
スタ間の短絡を引き起す危険性が増大するという欠点も
ある。
【0014】本発明の目的は、平坦性が良好で短絡の危
険性のないコンタクトを実現できる素子分離領域を有す
る半導体装置およびその製造方法を提供することにあ
る。
険性のないコンタクトを実現できる素子分離領域を有す
る半導体装置およびその製造方法を提供することにあ
る。
【0015】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第1導電型半導体基板の表面に選択的に耐酸
化性被膜を形成した後熱酸化を行ってフイールド酸化膜
を形成する工程と、前記耐酸化性被膜をマスクとして前
記フイールド酸化膜の表面の高さが前記半導体基板の表
面より下になるまでエッチングして第1の絶縁領域を形
成し、前記フイールド酸化膜と材質の異なる絶縁膜を堆
積し前記第1の絶縁領域上にのみ前記半導体基板の表面
の高さと同等の高さになるように前記絶縁膜を残すよう
な平坦化処理を行って前記第1の絶縁領域と前記第1の
絶縁領域上に形成され、前記フイールド酸化膜と材質の
異なる絶縁膜からなる第2の絶縁領域とが積層された素
子分離領域を形成する工程と、前記素子分離領域と接す
る第2導電型拡散層を形成する工程と、層間絶縁膜を堆
積した後前記絶縁膜に対して選択性のあるエッチング手
段により前記第2導電型拡散層に達するコンタクト孔を
前記層間絶縁膜に形成する工程とを有することを特徴と
している。
造方法は、第1導電型半導体基板の表面に選択的に耐酸
化性被膜を形成した後熱酸化を行ってフイールド酸化膜
を形成する工程と、前記耐酸化性被膜をマスクとして前
記フイールド酸化膜の表面の高さが前記半導体基板の表
面より下になるまでエッチングして第1の絶縁領域を形
成し、前記フイールド酸化膜と材質の異なる絶縁膜を堆
積し前記第1の絶縁領域上にのみ前記半導体基板の表面
の高さと同等の高さになるように前記絶縁膜を残すよう
な平坦化処理を行って前記第1の絶縁領域と前記第1の
絶縁領域上に形成され、前記フイールド酸化膜と材質の
異なる絶縁膜からなる第2の絶縁領域とが積層された素
子分離領域を形成する工程と、前記素子分離領域と接す
る第2導電型拡散層を形成する工程と、層間絶縁膜を堆
積した後前記絶縁膜に対して選択性のあるエッチング手
段により前記第2導電型拡散層に達するコンタクト孔を
前記層間絶縁膜に形成する工程とを有することを特徴と
している。
【0016】ここで、耐酸化性被膜として窒化シリコン
膜を形成し、絶縁膜として窒化シリコン膜または酸窒化
シリコン膜を形成することが好ましい。
膜を形成し、絶縁膜として窒化シリコン膜または酸窒化
シリコン膜を形成することが好ましい。
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【作用】層間絶縁膜に開口を設けてコンタクト孔を形成
するとき、第2の絶縁領域がエッチングされないよう材
質を選ぶことができるので、コンタクト孔の底面に第2
導電型拡散層以外の半導体基板領域が露出しないように
できる。
するとき、第2の絶縁領域がエッチングされないよう材
質を選ぶことができるので、コンタクト孔の底面に第2
導電型拡散層以外の半導体基板領域が露出しないように
できる。
【0024】その表面の高さが半導体基板の表面より下
にある第1の絶縁領域を形成したのち、これと材質の異
なる絶縁膜を堆積し、前記第1の絶縁領域上にのみこれ
を残す平坦化処理を行なうので、第1の絶縁領域と自己
整合して第2の絶縁領域を平坦性よく形成できる。
にある第1の絶縁領域を形成したのち、これと材質の異
なる絶縁膜を堆積し、前記第1の絶縁領域上にのみこれ
を残す平坦化処理を行なうので、第1の絶縁領域と自己
整合して第2の絶縁領域を平坦性よく形成できる。
【0025】
【実施例】図1(a),(b)を参照すると、本発明の
第1の実施例の半導体装置は、P型シリコン基板1の表
面に選択的に形成された素子分離領域(23a,5A
a)、前述の素子分離領域で区画される活性領域ARお
よび活性領域ARに前述の素子分離領域と接して選択的
に形成されたN型拡散層8と、コンタクト孔12を有す
る層間絶縁膜9を介してN型拡散層8に接続する配線層
13とを備え、前述の素子分離領域が、P型シリコン基
板1の表面から離れて深い部分に形成された第1の絶縁
領域(酸化シリコン膜5Aa)と、酸化シリコン膜5A
aを被覆しその表面が平坦で酸化シリコン膜5Aaの表
面部および層間絶縁膜9の双方と材質の異なる絶縁体
(窒化シリコン膜23a)でなる第2の絶縁領域とから
なり、コンタクト孔12がその底面に窒化シリコン膜2
3aの一部を露出させて設けられそれによって配線層1
3とN型拡散層8との接触面積が前述の素子分離領域に
よって部分的に規定されるというものである。また、活
性領域ARの平面形状は長方形であり、コンタクト孔8
の平面形状は正方形である。コンタクト孔8の有効部分
(配線層13とN型拡散層8とが接触する部分)は酸化
シリコン膜23aと自己整合している。従って、コンタ
クト孔12とゲート電極7aとの目合せマージンを主と
して考慮すればよく、N型拡散層8との目合せマージン
は殆んど問題とならない。
第1の実施例の半導体装置は、P型シリコン基板1の表
面に選択的に形成された素子分離領域(23a,5A
a)、前述の素子分離領域で区画される活性領域ARお
よび活性領域ARに前述の素子分離領域と接して選択的
に形成されたN型拡散層8と、コンタクト孔12を有す
る層間絶縁膜9を介してN型拡散層8に接続する配線層
13とを備え、前述の素子分離領域が、P型シリコン基
板1の表面から離れて深い部分に形成された第1の絶縁
領域(酸化シリコン膜5Aa)と、酸化シリコン膜5A
aを被覆しその表面が平坦で酸化シリコン膜5Aaの表
面部および層間絶縁膜9の双方と材質の異なる絶縁体
(窒化シリコン膜23a)でなる第2の絶縁領域とから
なり、コンタクト孔12がその底面に窒化シリコン膜2
3aの一部を露出させて設けられそれによって配線層1
3とN型拡散層8との接触面積が前述の素子分離領域に
よって部分的に規定されるというものである。また、活
性領域ARの平面形状は長方形であり、コンタクト孔8
の平面形状は正方形である。コンタクト孔8の有効部分
(配線層13とN型拡散層8とが接触する部分)は酸化
シリコン膜23aと自己整合している。従って、コンタ
クト孔12とゲート電極7aとの目合せマージンを主と
して考慮すればよく、N型拡散層8との目合せマージン
は殆んど問題とならない。
【0026】次に、第1の実施例の製造方法について説
明する。
明する。
【0027】まず、図2(a)に示すように、P型シリ
コン基板1の表面に例えば厚さ20nmのパッド酸化膜
2および厚さ240nmの窒化シリコン膜3を堆積し、
素子を形成する所望の領域(活性領域となる部分)にレ
ジスト膜21(素子分離領域となる部分上に開口22を
有している)を形成する。
コン基板1の表面に例えば厚さ20nmのパッド酸化膜
2および厚さ240nmの窒化シリコン膜3を堆積し、
素子を形成する所望の領域(活性領域となる部分)にレ
ジスト膜21(素子分離領域となる部分上に開口22を
有している)を形成する。
【0028】次に、図2(b)に示すように窒化シリコ
ン膜3、パッド酸化膜2及びP型シリコン基板1をRI
E法によってエッチングする。P型シリコン基板1のエ
ッチング深さは、例えば100nmである。次に、ボロ
ン注入層16Aを形成する。
ン膜3、パッド酸化膜2及びP型シリコン基板1をRI
E法によってエッチングする。P型シリコン基板1のエ
ッチング深さは、例えば100nmである。次に、ボロ
ン注入層16Aを形成する。
【0029】次に、図2(c)に示すように、レジスト
膜21を除去した後、窒化シリコン膜3をマスクとして
通常のLOCOS(選択酸化)法によりP型シリコン基
板1の表面を酸化し、例えば厚さ400nmのフィール
ド酸化膜5Aを形成する。このとき、ボロン注入層16
AはP型のチャネルストッパ4Bとなる。
膜21を除去した後、窒化シリコン膜3をマスクとして
通常のLOCOS(選択酸化)法によりP型シリコン基
板1の表面を酸化し、例えば厚さ400nmのフィール
ド酸化膜5Aを形成する。このとき、ボロン注入層16
AはP型のチャネルストッパ4Bとなる。
【0030】次に、図2(d)に示すように窒化シリコ
ン膜3をマスクとしてRIE法によりフィールド酸化膜
5Aを例えば200nmエッチングする。この選択エッ
チングする際には例えばエッチングガスにCF4 +CH
2 F2 混合ガスを用いることによって選択比30以上が
得られるため、窒化シリコン膜3のエッチング量は10
nm以下である。また、フィールド酸化膜5Aを200
nmエッチングすることによって残りのフィールド酸化
膜5Aaの膜厚は200nmとなり、その表面の高さは
P型シリコン基板1の表面の高さより約100nm下に
なる。
ン膜3をマスクとしてRIE法によりフィールド酸化膜
5Aを例えば200nmエッチングする。この選択エッ
チングする際には例えばエッチングガスにCF4 +CH
2 F2 混合ガスを用いることによって選択比30以上が
得られるため、窒化シリコン膜3のエッチング量は10
nm以下である。また、フィールド酸化膜5Aを200
nmエッチングすることによって残りのフィールド酸化
膜5Aaの膜厚は200nmとなり、その表面の高さは
P型シリコン基板1の表面の高さより約100nm下に
なる。
【0031】次に、図2(e)に示すようにCVD法を
用いて全表面に例えば150nmの窒化シリコン膜23
を堆積する。このときフィールド酸化膜5Aa上の窒化
シリコン膜23の表面の高さは、P型シリコン基板1の
表面の高さより約50nm高くなる。
用いて全表面に例えば150nmの窒化シリコン膜23
を堆積する。このときフィールド酸化膜5Aa上の窒化
シリコン膜23の表面の高さは、P型シリコン基板1の
表面の高さより約50nm高くなる。
【0032】次に、図2(f)に示すように窒化シリコ
ン膜23及び窒化シリコン膜3を研磨(CMP)する。
研磨は、窒化シリコン膜3による凸部をなくして平坦化
するとともに、パッド酸化膜2の表面が露出して窒化シ
リコン膜23aの表面が同じ高さになるまで行う。その
結果、窒化シリコン膜23aがフィールド酸化膜5Aa
上に約100nm残る。こうして素子分離領域の形成を
終るが、窒化シリコン膜23aは、フィールド酸化膜の
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
ン膜23及び窒化シリコン膜3を研磨(CMP)する。
研磨は、窒化シリコン膜3による凸部をなくして平坦化
するとともに、パッド酸化膜2の表面が露出して窒化シ
リコン膜23aの表面が同じ高さになるまで行う。その
結果、窒化シリコン膜23aがフィールド酸化膜5Aa
上に約100nm残る。こうして素子分離領域の形成を
終るが、窒化シリコン膜23aは、フィールド酸化膜の
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
【0033】次に、図3(a)に示すように、パッド酸
化膜2をフッ酸を含む水溶液でウェットエッチングして
除去した後、露出したP型シリコン基板1の表面に熱酸
化によって例えば10nmのゲート酸化膜6を形成す
る。次に、全面にCVD法によりN型多結晶シリコン膜
7を例えば200nm堆積する。
化膜2をフッ酸を含む水溶液でウェットエッチングして
除去した後、露出したP型シリコン基板1の表面に熱酸
化によって例えば10nmのゲート酸化膜6を形成す
る。次に、全面にCVD法によりN型多結晶シリコン膜
7を例えば200nm堆積する。
【0034】次に図3(b)に示すように所望の領域
(素子分離領域で区画された活性領域を横断する)に形
成されたレジスト膜24をマスクとしてN型多結晶シリ
コン膜7をRIE法によりエッチングし、ゲート電極7
aを形成する。
(素子分離領域で区画された活性領域を横断する)に形
成されたレジスト膜24をマスクとしてN型多結晶シリ
コン膜7をRIE法によりエッチングし、ゲート電極7
aを形成する。
【0035】次に、図3(c)に示すように素子分離領
域である窒化シリコン膜23a及びフィールド酸化膜5
Aaと前記ゲート電極7aをマスクとしてイオン注入法
により例えばヒ素(As)をエネルギーkeVでドーズ
量4×1015cm-2注入した後、850℃で30分アニ
ールすることでP型シリコン基板1の表面部にN型拡散
層8を形成する。
域である窒化シリコン膜23a及びフィールド酸化膜5
Aaと前記ゲート電極7aをマスクとしてイオン注入法
により例えばヒ素(As)をエネルギーkeVでドーズ
量4×1015cm-2注入した後、850℃で30分アニ
ールすることでP型シリコン基板1の表面部にN型拡散
層8を形成する。
【0036】次に、図3(d)に示すように全表面に例
えば100nmの酸化シリコン膜と400nmのBPS
G膜を堆積した後850℃で30分アニールして層間絶
縁膜9を形成した後、N型拡散層8上の領域にコンタク
ト孔を開口するためのマスクとなるレジスト膜10(開
口11を有している)を形成する。
えば100nmの酸化シリコン膜と400nmのBPS
G膜を堆積した後850℃で30分アニールして層間絶
縁膜9を形成した後、N型拡散層8上の領域にコンタク
ト孔を開口するためのマスクとなるレジスト膜10(開
口11を有している)を形成する。
【0037】次に、図3(e)に示すようにレジスト膜
10をマスクとしてRIE法を用いて層間絶縁膜9をエ
ッチングしてN型拡散層8に達するコンタクト孔12を
開口する。コンタクト孔12の開口では、前述のフィー
ルド酸化膜5Aのエッチングと同様にCF4 +CH2 混
合ガスを用いた選択エッチングを行うことにより、レジ
スト膜10の開口11部において、窒化シリコン膜23
aがエッチングストップ層としての役割を果たし、コン
タクト孔12は素子分離領域でP型シリコン基板1に達
することはない。
10をマスクとしてRIE法を用いて層間絶縁膜9をエ
ッチングしてN型拡散層8に達するコンタクト孔12を
開口する。コンタクト孔12の開口では、前述のフィー
ルド酸化膜5Aのエッチングと同様にCF4 +CH2 混
合ガスを用いた選択エッチングを行うことにより、レジ
スト膜10の開口11部において、窒化シリコン膜23
aがエッチングストップ層としての役割を果たし、コン
タクト孔12は素子分離領域でP型シリコン基板1に達
することはない。
【0038】次に、図1に示すように通常の配線形成工
程によって、N型拡散層8とアルミニウム合金膜でなる
配線層13が接続されたNチャネルMOSFETを含む
半導体装置が製造される。
程によって、N型拡散層8とアルミニウム合金膜でなる
配線層13が接続されたNチャネルMOSFETを含む
半導体装置が製造される。
【0039】以上説明したように、素子分離領域の平坦
性は良好で段差も殆んどなく、多層配線に適している。
更に、ゲート電極材料(多結晶シリコン膜)が、この段
差部に残ることなく隣接するMOSトランジスタのゲー
ト電極どうしの短絡も回避できる。本実施例ではコンタ
クト孔12寸法がN型拡散層8の幅より大きくしてある
が、図11に示した従来例と同様に小さなコンタクト孔
を複数個設けることも可能である。
性は良好で段差も殆んどなく、多層配線に適している。
更に、ゲート電極材料(多結晶シリコン膜)が、この段
差部に残ることなく隣接するMOSトランジスタのゲー
ト電極どうしの短絡も回避できる。本実施例ではコンタ
クト孔12寸法がN型拡散層8の幅より大きくしてある
が、図11に示した従来例と同様に小さなコンタクト孔
を複数個設けることも可能である。
【0040】図4は本発明に関連する半導体装置を示す
断面図である。
断面図である。
【0041】この本発明に関連する半導体装置は素子分
離領域が溝分離構造になっている点で第1の実施例と相
違している。選択酸化法を利用した第1の実施例より素
子分離領域の占有面積を小さくできる利点がある。
離領域が溝分離構造になっている点で第1の実施例と相
違している。選択酸化法を利用した第1の実施例より素
子分離領域の占有面積を小さくできる利点がある。
【0042】次に、この本発明に関連する半導体装置の
製造方法について説明する。
製造方法について説明する。
【0043】図5(a)に示すように、P型シリコン基
板1の表面に第1の実施例と同様にしてパッド酸化膜2
を形成し窒化シリコン膜3を堆積し、レジスト膜25を
マスクにして素子分離領域を形成するための例えば深さ
500nmの溝14Aを形成する。次に、レジスト膜2
5を除去し、斜めイオン注入法を利用して、図5(b)
に示すように、ボロン注入層16を形成する。次に、図
5(c)に示すように、CVD法により全面に酸化シリ
コン膜26を例えば500nm堆積し、溝14Aを埋め
る。次に、CF4 +CH2 F2 混合ガスを用いてRIE
法により選択エッチングを行ない、P型シリコン基板1
の表面から約100nm下に酸化シリコン膜26aの表
面がくるようにする。次に、図5(e)に示すように、
全面に例えば200nmの窒化シリコン膜23Aを堆積
する。
板1の表面に第1の実施例と同様にしてパッド酸化膜2
を形成し窒化シリコン膜3を堆積し、レジスト膜25を
マスクにして素子分離領域を形成するための例えば深さ
500nmの溝14Aを形成する。次に、レジスト膜2
5を除去し、斜めイオン注入法を利用して、図5(b)
に示すように、ボロン注入層16を形成する。次に、図
5(c)に示すように、CVD法により全面に酸化シリ
コン膜26を例えば500nm堆積し、溝14Aを埋め
る。次に、CF4 +CH2 F2 混合ガスを用いてRIE
法により選択エッチングを行ない、P型シリコン基板1
の表面から約100nm下に酸化シリコン膜26aの表
面がくるようにする。次に、図5(e)に示すように、
全面に例えば200nmの窒化シリコン膜23Aを堆積
する。
【0044】次に、図5(f)に示すように、窒化シリ
コン膜23A,3を研磨(CMP)する。この研磨はパ
ッド酸化膜2の表面が露出するまで行なう。その結果、
酸化シリコン膜26a上に約100nmの窒化シリコン
膜23Aaが残る。この窒化シリコン膜23Aaは、溝
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
コン膜23A,3を研磨(CMP)する。この研磨はパ
ッド酸化膜2の表面が露出するまで行なう。その結果、
酸化シリコン膜26a上に約100nmの窒化シリコン
膜23Aaが残る。この窒化シリコン膜23Aaは、溝
形成のためのマスクをそのまま利用して自己整合的に形
成できる。
【0045】次に、残ったパッド酸化膜を除去して、熱
酸化を行ない、図6(a)に示すように活性領域上にゲ
ート酸化膜6を形成し、N型多結晶シリコン膜7を堆積
する。次に、図6(b)に示すように、レジスト膜24
をマスクとしてパターニングを行ないゲート電極7aを
形成する。次に、イオン注入法を利用して、図6(c)
に示すように、N型拡散層8を形成する。このときボロ
ン注入層はP型のチャネルストッパ4Cとなる。次に、
図6(d)に示すように、層間絶縁膜9を形成し、レジ
スト膜10を形成し、図6(e)に示すようにコンタク
ト孔12(N型拡散層8との位置関係は第1の実施例と
同じである。)を形成し、図4に示すように、配線層1
3を形成する。
酸化を行ない、図6(a)に示すように活性領域上にゲ
ート酸化膜6を形成し、N型多結晶シリコン膜7を堆積
する。次に、図6(b)に示すように、レジスト膜24
をマスクとしてパターニングを行ないゲート電極7aを
形成する。次に、イオン注入法を利用して、図6(c)
に示すように、N型拡散層8を形成する。このときボロ
ン注入層はP型のチャネルストッパ4Cとなる。次に、
図6(d)に示すように、層間絶縁膜9を形成し、レジ
スト膜10を形成し、図6(e)に示すようにコンタク
ト孔12(N型拡散層8との位置関係は第1の実施例と
同じである。)を形成し、図4に示すように、配線層1
3を形成する。
【0046】
【0047】図7は本発明の第2の実施例の半導体装置
を示す断面図である。
を示す断面図である。
【0048】図4を参照して説明した本発明に関連する
半導体装置との相違点は、溝の底面及び側面に熱酸化膜
15Aが形成されていることである。従って、溝を埋め
る酸化シリコン(第1の絶縁領域)とシリコン基板との
密着性が良好である利点がある。
半導体装置との相違点は、溝の底面及び側面に熱酸化膜
15Aが形成されていることである。従って、溝を埋め
る酸化シリコン(第1の絶縁領域)とシリコン基板との
密着性が良好である利点がある。
【0049】次に、第2の実施例の製造方法について説
明する。
明する。
【0050】まず、図8(a)に示すように、P型シリ
コン基板1上に例えば20nmのパッド酸化膜2および
100nmの多結晶シリコン膜27を堆積し、素子分離
領域を形成するためレジスト膜25を形成する。
コン基板1上に例えば20nmのパッド酸化膜2および
100nmの多結晶シリコン膜27を堆積し、素子分離
領域を形成するためレジスト膜25を形成する。
【0051】次に、多結晶シリコン膜27とパッド酸化
膜2をエッチングした後、P型シリコン基板1をRIE
法によってエッチングして例えば深さ500nmの溝1
4Bを形成する。次に、レジスト膜25を除去した後、
熱酸化を行ない溝の表面及び多結晶シリコン膜の表面に
それぞれ酸化シリコン膜15A−1,15A−2を形成
し、斜めイオン注入を行なってボロン注入層16Bを形
成する。CVD法により全面に酸化シリコン膜26Aを
例えば500nm堆積し、溝14B酸化シリコン膜26
Aで埋め込む。
膜2をエッチングした後、P型シリコン基板1をRIE
法によってエッチングして例えば深さ500nmの溝1
4Bを形成する。次に、レジスト膜25を除去した後、
熱酸化を行ない溝の表面及び多結晶シリコン膜の表面に
それぞれ酸化シリコン膜15A−1,15A−2を形成
し、斜めイオン注入を行なってボロン注入層16Bを形
成する。CVD法により全面に酸化シリコン膜26Aを
例えば500nm堆積し、溝14B酸化シリコン膜26
Aで埋め込む。
【0052】次に、図8(d)に示すように酸化シリコ
ン膜26Aをエッチングして14B中にのみ酸化シリコ
ン膜26Aを残す。このエッチングの際、多結晶シリコ
ン膜27がエッチングストッパーとなって素子形成領域
を保護する。また、溝14Bに残された酸化シリコン膜
26Aaの表面の高さはP型シリコン板1の表面から約
100nm下にくるようにする。
ン膜26Aをエッチングして14B中にのみ酸化シリコ
ン膜26Aを残す。このエッチングの際、多結晶シリコ
ン膜27がエッチングストッパーとなって素子形成領域
を保護する。また、溝14Bに残された酸化シリコン膜
26Aaの表面の高さはP型シリコン板1の表面から約
100nm下にくるようにする。
【0053】次に、図8(e)に示すようにCVD法を
用いて全表面に例えば200nmの窒化シリコン膜23
Bを堆積する。このとき溝14Bに残された酸化シリコ
ン膜26Aa上の窒化シリコン膜3Bの表面の高さは、
多結晶シリコン膜27の表面の高さより高くなる。
用いて全表面に例えば200nmの窒化シリコン膜23
Bを堆積する。このとき溝14Bに残された酸化シリコ
ン膜26Aa上の窒化シリコン膜3Bの表面の高さは、
多結晶シリコン膜27の表面の高さより高くなる。
【0054】次に、窒化シリコン膜23Bを研磨する。
研磨は、多結晶シリコン膜27の表面が露出して窒化シ
リコン膜23Bが酸化シリコン膜26Aa上の溝に埋め
込まれた状態になるまで行う。次に、窒化シリコン膜と
多結晶シリコン膜とをほぼ同一速度でエッチングできる
手段、例えばCF4 ガスを用いてドライエッチングを行
なう。このエッチバックは、図8(f)に示すように、
パッド酸化膜2が露出するまで行なう。エッチングの終
点検出に酸化シリコン膜2を利用する(分光分析により
酸素の発光をみる)ことにより、正確に制御できる。こ
うして、素子分離領域の形成を終る。窒化シリコン膜2
3Baは、溝形成のためのマスクをそのまま利用して自
己整合的に形成できる。次に、パッド酸化膜2をフッ酸
を含む水溶液でウェットエッチングして除去した後、露
出したP型シリコン基板1の表面に熱酸化によって、図
9(a)に示すように、例えば10nmのゲート酸化膜
6を形成する。次に、全面にCVD法によりN型多結晶
シリコン膜7を例えば200nm堆積する。
研磨は、多結晶シリコン膜27の表面が露出して窒化シ
リコン膜23Bが酸化シリコン膜26Aa上の溝に埋め
込まれた状態になるまで行う。次に、窒化シリコン膜と
多結晶シリコン膜とをほぼ同一速度でエッチングできる
手段、例えばCF4 ガスを用いてドライエッチングを行
なう。このエッチバックは、図8(f)に示すように、
パッド酸化膜2が露出するまで行なう。エッチングの終
点検出に酸化シリコン膜2を利用する(分光分析により
酸素の発光をみる)ことにより、正確に制御できる。こ
うして、素子分離領域の形成を終る。窒化シリコン膜2
3Baは、溝形成のためのマスクをそのまま利用して自
己整合的に形成できる。次に、パッド酸化膜2をフッ酸
を含む水溶液でウェットエッチングして除去した後、露
出したP型シリコン基板1の表面に熱酸化によって、図
9(a)に示すように、例えば10nmのゲート酸化膜
6を形成する。次に、全面にCVD法によりN型多結晶
シリコン膜7を例えば200nm堆積する。
【0055】次に、図9(b)に示すように所望の領域
(素子分離領域で区画される活性領域を横断)に形成さ
れたレジスト膜24をマスクとしてN型多結晶シリコン
膜7をRIE法によりエッチングし、ゲート電極7aを
形成する。
(素子分離領域で区画される活性領域を横断)に形成さ
れたレジスト膜24をマスクとしてN型多結晶シリコン
膜7をRIE法によりエッチングし、ゲート電極7aを
形成する。
【0056】次に、図9(c)に示すように素子分離領
域の窒化シリコン膜28Ba酸化シリコン膜26Aaと
ゲート電極7aをマスクとしてイオン注入法により例え
ばヒ素(As)をエネルギー50keVでドーズ量4×
1015cm-2注入した後850℃で30分アニールする
ことでP型シリコン基板1表面にN型拡散層8を形成す
る。このとき、ボロン注入層16BはP型のチャネルス
トッパ4Dとなる。
域の窒化シリコン膜28Ba酸化シリコン膜26Aaと
ゲート電極7aをマスクとしてイオン注入法により例え
ばヒ素(As)をエネルギー50keVでドーズ量4×
1015cm-2注入した後850℃で30分アニールする
ことでP型シリコン基板1表面にN型拡散層8を形成す
る。このとき、ボロン注入層16BはP型のチャネルス
トッパ4Dとなる。
【0057】次に、図9(d)に示すように全表面に例
えば100nmの酸化シリコン膜と400nmのBPS
G膜を堆積した後850℃で30分アニールして層間絶
縁膜9を形成した後、N型拡散層8の領域にコンタクト
孔を開口するためのマスクとなるレジスト膜10を形成
する。
えば100nmの酸化シリコン膜と400nmのBPS
G膜を堆積した後850℃で30分アニールして層間絶
縁膜9を形成した後、N型拡散層8の領域にコンタクト
孔を開口するためのマスクとなるレジスト膜10を形成
する。
【0058】次に、図9(e)に示すようにレジスト膜
10をマスクとしてRIE法を用いて層間絶縁膜9をエ
ッチングしてN型拡散層8に達するコンタクト孔12を
開口する。コンタクト孔12の開口では、CF4 +CH
2 F2 混合ガスを用いた選択エッチングを行うことによ
り、レジスト膜10の開口が素子分離領域にはみ出した
領域において、窒化シリコン膜23Baがエッチングス
トップ層としての役割を果たし、コンタクト孔12は前
記P型シリコン基板1に達することはない。その後レジ
スト膜10を除去する。
10をマスクとしてRIE法を用いて層間絶縁膜9をエ
ッチングしてN型拡散層8に達するコンタクト孔12を
開口する。コンタクト孔12の開口では、CF4 +CH
2 F2 混合ガスを用いた選択エッチングを行うことによ
り、レジスト膜10の開口が素子分離領域にはみ出した
領域において、窒化シリコン膜23Baがエッチングス
トップ層としての役割を果たし、コンタクト孔12は前
記P型シリコン基板1に達することはない。その後レジ
スト膜10を除去する。
【0059】次に、図7に示すように通常の配線形成工
程によって、前記N型拡散層8とアルミニウム合金膜で
なる配線層13が接続されたNチャネルMOSFETを
含む半導体装置が製造される。
程によって、前記N型拡散層8とアルミニウム合金膜で
なる配線層13が接続されたNチャネルMOSFETを
含む半導体装置が製造される。
【0060】酸化シリコン膜2をエッチング終点検出に
利用することにより、素子分離領域の表面とシリコン基
板の表面の段差のばらつきを一層少なくできる利点があ
る。
利用することにより、素子分離領域の表面とシリコン基
板の表面の段差のばらつきを一層少なくできる利点があ
る。
【0061】以上の実施例では、第2の絶縁領域が窒化
シリコン膜でなる場合について説明したが、酸窒化シリ
コン膜(Six Oy Nz 膜)を使用することもできる。
更に半導体装置がNチャネルMOSFETの場合につい
て示したが、本発明はPチャネルMOSFET、CMO
S、BiCMOSなどばかりでなくバイポーラ半導体装
置にも適用できる。
シリコン膜でなる場合について説明したが、酸窒化シリ
コン膜(Six Oy Nz 膜)を使用することもできる。
更に半導体装置がNチャネルMOSFETの場合につい
て示したが、本発明はPチャネルMOSFET、CMO
S、BiCMOSなどばかりでなくバイポーラ半導体装
置にも適用できる。
【0062】また、平坦化処理としてCMP法(化学機
械的研磨法)を利用した例について説明したが、エッチ
バック法を利用してもよい。
械的研磨法)を利用した例について説明したが、エッチ
バック法を利用してもよい。
【0063】
【発明の効果】以上説明したように本発明の半導体装置
は、第1の絶縁領域と自己整合してこれを被覆する第2
の絶縁領域を有し平坦性の良い素子分離領域と、これに
接する拡散層とを備えているので、第2の絶縁領域を層
間絶縁膜の材質と異ならせることにより、素子分離領域
上にコンタクト孔の一部がくるようにしても配線層と基
板との短絡を回避できる。第1の絶縁領域の形成のため
のマスクを第2の絶縁領域の形成に利用するので、第2
の絶縁領域は第1の絶縁領域と自己整合的に形成でき
る。従って、第2の絶縁領域を設けても素子分離領域の
寸法精度が悪くならず、素子の微細化,高集積化を妨げ
ることがない。
は、第1の絶縁領域と自己整合してこれを被覆する第2
の絶縁領域を有し平坦性の良い素子分離領域と、これに
接する拡散層とを備えているので、第2の絶縁領域を層
間絶縁膜の材質と異ならせることにより、素子分離領域
上にコンタクト孔の一部がくるようにしても配線層と基
板との短絡を回避できる。第1の絶縁領域の形成のため
のマスクを第2の絶縁領域の形成に利用するので、第2
の絶縁領域は第1の絶縁領域と自己整合的に形成でき
る。従って、第2の絶縁領域を設けても素子分離領域の
寸法精度が悪くならず、素子の微細化,高集積化を妨げ
ることがない。
【図1】本発明の第1の実施例を示す平面図(図1
(a))及び図1(a)のX−X線断面図である。
(a))及び図1(a)のX−X線断面図である。
【図2】第1の実施例の製造方法の説明のため(a)〜
(f)に分図して示す工程順断面図である。
(f)に分図して示す工程順断面図である。
【図3】図2に続いて(a)〜(e)に分図して示す工
程順断面図である。
程順断面図である。
【図4】本発明に関連する半導体装置を示す断面図であ
る。
る。
【図5】本発明に関連する半導体装置の製造方法の説明
のための(a)〜(f)に分図して示す工程順断面図で
ある。
のための(a)〜(f)に分図して示す工程順断面図で
ある。
【図6】図5に続いて(a)〜(e)に分図して示す工
程順断面図である。
程順断面図である。
【図7】本発明の第2の実施例を示す断面図である。
【図8】第2の実施例の製造方法の説明のため(a)〜
(f)に分図して示す工程順断面図である。
(f)に分図して示す工程順断面図である。
【図9】図8に続いて(a)〜(e)に分図して示す工
程順断面図である。
程順断面図である。
【図10】第1の従来例の説明のため(a)〜(d)に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図11】図10に続いて示す平面図(図11(a))
及び図11(a)のX−X線断面図(図11(b))で
ある。
及び図11(a)のX−X線断面図(図11(b))で
ある。
【図12】第2の従来例の説明のため(a)〜(e)に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図13】図12に続いて(a)〜(d)に分図して示
す工程順断面図である。
す工程順断面図である。
【図14】第3の従来例の説明のため(a)〜(d)に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図15】図14に続いて(a)〜(c)に分図して示
す工程順断面図である。
す工程順断面図である。
1 P型シリコン基板 2 パッド酸化膜 3 窒化シリコン膜 4,4A,4B,4C,4D チャネルストッパ 5,5A フィールド酸化膜 5Aa 酸化シリコン膜 6 ゲート酸化膜 7 多結晶シリコン膜 7a ゲート電極 8 N型拡散層 9 層間絶縁膜 9A AsSG膜 10 レジスト膜 11 開口 12,12A コンタクト孔 13 配線層 14,14A,14B 溝 15,15A−1,15A−2 熱酸化膜 16,16A,16B,16Ba ボロン注入層 17,17a 酸化シリコン膜 18 酸化シリコン膜 19 窒化シリコン膜 20 フォトレジスト膜 21 レジスト膜 22 開口 23,23a,23A,23Aa,23B,23Ba
窒化シリコン膜 24 レジスト膜 25 レジスト膜 26,26a,26A,26Aa 酸化シリコン膜 27 多結晶シリコン膜 28 スペーサ
窒化シリコン膜 24 レジスト膜 25 レジスト膜 26,26a,26A,26Aa 酸化シリコン膜 27 多結晶シリコン膜 28 スペーサ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/28 - 21/288 H01L 21/76 - 21/765 H01L 21/768 H01L 21/336 H01L 29/78
Claims (2)
- 【請求項1】 第1導電型半導体基板の表面に選択的に
耐酸化性被膜を形成した後熱酸化を行ってフイールド酸
化膜を形成する工程と、前記耐酸化性被膜をマスクとし
て前記フイールド酸化膜の表面の高さが前記半導体基板
の表面より下になるまでエッチングして第1の絶縁領域
を形成し、前記フイールド酸化膜と材質の異なる絶縁膜
を堆積し前記第1の絶縁領域上にのみ前記半導体基板の
表面の高さと同等の高さになるように前記絶縁膜を残す
ような平坦化処理を行って前記第1の絶縁領域と前記第
1の絶縁領域上に形成され、前記フイールド酸化膜と材
質の異なる絶縁膜からなる第2の絶縁領域とが積層され
た素子分離領域を形成する工程と、前記素子分離領域と
接する第2導電型拡散層を形成する工程と、層間絶縁膜
を堆積した後前記絶縁膜に対して選択性のあるエッチン
グ手段により前記第2導電型拡散層に達するコンタクト
孔を前記層間絶縁膜に形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項2】 耐酸化性被膜として窒化シリコン膜を形
成し、絶縁膜として窒化シリコン膜または酸窒化シリコ
ン膜を形成する請求項1記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072923A JP2861856B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
US09/387,518 US6255218B1 (en) | 1995-03-30 | 1999-09-01 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7072923A JP2861856B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274166A JPH08274166A (ja) | 1996-10-18 |
JP2861856B2 true JP2861856B2 (ja) | 1999-02-24 |
Family
ID=13503369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7072923A Expired - Fee Related JP2861856B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6255218B1 (ja) |
JP (1) | JP2861856B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1187663A (ja) | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
JP2002016074A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置およびその製造方法 |
US6864547B2 (en) * | 2001-06-15 | 2005-03-08 | Agere Systems Inc. | Semiconductor device having a ghost source/drain region and a method of manufacture therefor |
US7276749B2 (en) * | 2002-02-05 | 2007-10-02 | E-Phocus, Inc. | Image sensor with microcrystalline germanium photodiode layer |
JP2006351694A (ja) * | 2005-06-14 | 2006-12-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US8530327B2 (en) * | 2011-08-31 | 2013-09-10 | Wafertech, Llc | Nitride shallow trench isolation (STI) structures and methods for forming the same |
JP2019054213A (ja) | 2017-09-19 | 2019-04-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN112687617B (zh) * | 2020-12-24 | 2022-07-22 | 中国电子科技集团公司第十三研究所 | 绝缘子针的制备方法及绝缘子针 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59204236A (ja) * | 1983-05-06 | 1984-11-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4714520A (en) * | 1985-07-25 | 1987-12-22 | Advanced Micro Devices, Inc. | Method for filling a trench in an integrated circuit structure without producing voids |
JPS62130523A (ja) | 1985-11-30 | 1987-06-12 | Sony Corp | 半導体装置の製造方法 |
JPS62190847A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
JPH07105436B2 (ja) | 1986-07-18 | 1995-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
JPH0279445A (ja) * | 1988-09-14 | 1990-03-20 | Oki Electric Ind Co Ltd | 素子分離領域の形成方法 |
US5001533A (en) | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
JPH03285344A (ja) * | 1990-03-31 | 1991-12-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2570473B2 (ja) * | 1990-07-13 | 1997-01-08 | 三菱電機株式会社 | 半導体装置における素子分離方法 |
EP0529717A3 (en) * | 1991-08-23 | 1993-09-22 | N.V. Philips' Gloeilampenfabrieken | Method of manufacturing a semiconductor device having overlapping contacts |
US5433794A (en) * | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
JP2630203B2 (ja) * | 1993-07-20 | 1997-07-16 | 株式会社エンプラス | ケースへのスポンジ充填方法 |
-
1995
- 1995-03-30 JP JP7072923A patent/JP2861856B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-01 US US09/387,518 patent/US6255218B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6255218B1 (en) | 2001-07-03 |
JPH08274166A (ja) | 1996-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8294236B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
US5308786A (en) | Trench isolation for both large and small areas by means of silicon nodules after metal etching | |
US6184127B1 (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
JPH07120795B2 (ja) | 半導体デバイスの製作方法 | |
EP0572213B1 (en) | A method of forming a MOSFET structure with planar surface | |
JPS6348180B2 (ja) | ||
JPH08227938A (ja) | 半導体装置及びその製造方法 | |
JPH0951033A (ja) | 集積回路チップの製造方法 | |
US6373119B1 (en) | Semiconductor device and method of manufacturing the same | |
JP2861856B2 (ja) | 半導体装置の製造方法 | |
KR100424241B1 (ko) | 비휘발성 반도체 기억 장치의 제조 방법 | |
JPH09134954A (ja) | 半導体装置およびその製造方法 | |
US6727569B1 (en) | Method of making enhanced trench oxide with low temperature nitrogen integration | |
JP4550685B2 (ja) | 半導体装置の製造方法 | |
US6020251A (en) | Method of forming buried diffusion junctions in conjunction with shallow-trench isolation structures in a semiconductor device | |
JPH04348070A (ja) | 半導体装置及びその製造方法 | |
JP3173652B2 (ja) | 半導体装置およびその製造方法 | |
JPH10242264A (ja) | 半導体装置の製造方法 | |
JPH10308448A (ja) | 半導体デバイスの隔離膜及びその形成方法 | |
JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
US6239478B1 (en) | Semiconductor structure for a MOS transistor | |
KR100361761B1 (ko) | 반도체소자의소자분리절연막형성방법 | |
US7259070B2 (en) | Semiconductor devices and methods for fabricating the same | |
JPH09213949A (ja) | 半導体装置の製造方法 | |
JPH0834241B2 (ja) | 半導体集積回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981110 |
|
LAPS | Cancellation because of no payment of annual fees |