JPS62130523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62130523A JPS62130523A JP27048985A JP27048985A JPS62130523A JP S62130523 A JPS62130523 A JP S62130523A JP 27048985 A JP27048985 A JP 27048985A JP 27048985 A JP27048985 A JP 27048985A JP S62130523 A JPS62130523 A JP S62130523A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであって、
特に選択酸化部の端部近傍にコンタクトホールを形成す
るためのものである。
特に選択酸化部の端部近傍にコンタクトホールを形成す
るためのものである。
本発明は、半導体装置の製造方法において、選択酸化に
用いた酸化マスクを選択酸化部の端部に残した状態で、
この端部に隣接する半導体基板中に形成された拡散層の
ためのコンタクトホールをエツチングにより形成するこ
とによって、上記エツチング時に選択酸化部の端部がエ
ツチングされてこの端部下方の半導体基板が露出するの
を効果的に防止することができるようにしたものである
。
用いた酸化マスクを選択酸化部の端部に残した状態で、
この端部に隣接する半導体基板中に形成された拡散層の
ためのコンタクトホールをエツチングにより形成するこ
とによって、上記エツチング時に選択酸化部の端部がエ
ツチングされてこの端部下方の半導体基板が露出するの
を効果的に防止することができるようにしたものである
。
例えばＭＯＳ ＬＳＩの製造工程においては、次のよ
うなコンタクトホールの形成工程がある。
うなコンタクトホールの形成工程がある。
すなわち、第２Ａ図に示すように、ｐ型Ｓｉ基板１の表
面にＬＯＣＯ３法による厚いフィールドＳｉＯ□膜２
（選択酸化部）とこのフィールドＳｉＯ□膜２に連なる
薄い５ｉＯｚ膜３とを形成し、次いで上記フィ−ルビ５
ｉＯｚ膜２の近傍におけるｐ型Ｓｉ基板ｌ内にイオン注
入等によりｎ″層４例えばＭＯ３Ｉ−ランジスタのソー
ス領域）を形成した後、全面に５ｉＪ４膜５及びＡｓ５
Ｇ膜６を順次形成する。次にこのＡｓ５Ｇ膜６上に所定
形状のフォトレジスト膜７を形成した後、このフォトレ
ジスト膜７をマスクとして反応性イオンエツチング（Ｒ
Ｉ Ｅ）によりへｓＳＧ膜５ 、Ｓｉ３Ｎ４膜５及びＳ
ｉｎ□膜３をエツチングすることにより、第２Ｂ図に示
すように、ｎ。
面にＬＯＣＯ３法による厚いフィールドＳｉＯ□膜２
（選択酸化部）とこのフィールドＳｉＯ□膜２に連なる
薄い５ｉＯｚ膜３とを形成し、次いで上記フィ−ルビ５
ｉＯｚ膜２の近傍におけるｐ型Ｓｉ基板ｌ内にイオン注
入等によりｎ″層４例えばＭＯ３Ｉ−ランジスタのソー
ス領域）を形成した後、全面に５ｉＪ４膜５及びＡｓ５
Ｇ膜６を順次形成する。次にこのＡｓ５Ｇ膜６上に所定
形状のフォトレジスト膜７を形成した後、このフォトレ
ジスト膜７をマスクとして反応性イオンエツチング（Ｒ
Ｉ Ｅ）によりへｓＳＧ膜５ 、Ｓｉ３Ｎ４膜５及びＳ
ｉｎ□膜３をエツチングすることにより、第２Ｂ図に示
すように、ｎ。
層４のコンタクトホール８を形成している。
しかしながら、上述の従来のコンタクトホールの形成方
法では、第２Ｂ図に示すように、コンタクトホール８の
形成のためのＲＩＥによって、フィールドＳｉＯ□膜２
の端部がエツチングされて、この端部下方のｐ型Ｓｉ基
板１及びｎ°層４が露出するおそれがある。ところが、
フィールド５ｉＯｚ膜２の端部下方には多くの結晶欠陥
が存在しているため、この状態でコンタクトホール８を
通じてＳｉ含有Ａ４２等でコンタクトをとると、」二連
の結晶欠陥の多い部分においてアロイスパイクが起きや
すいという欠点がある。また第２Ｂ図に示すように、コ
ンタクトホール８にｐ型Ｓｉ基板１が露出してしまうと
、コンタクト用のＳｉ含有八へ等を形成した時に基板と
のショートが起きてしまう。これを防止するためには、
コンタクトホール８を形成した後、このコンタクトホー
ル８を通じてｎ型不純物をイオン注入することにより、
コンタクトホール８に露出しているｐ型Ｓｉ基板１をｎ
型化してからコンタクトを取ればよいが、この方法は工
程が簡便でないという欠点がある。
法では、第２Ｂ図に示すように、コンタクトホール８の
形成のためのＲＩＥによって、フィールドＳｉＯ□膜２
の端部がエツチングされて、この端部下方のｐ型Ｓｉ基
板１及びｎ°層４が露出するおそれがある。ところが、
フィールド５ｉＯｚ膜２の端部下方には多くの結晶欠陥
が存在しているため、この状態でコンタクトホール８を
通じてＳｉ含有Ａ４２等でコンタクトをとると、」二連
の結晶欠陥の多い部分においてアロイスパイクが起きや
すいという欠点がある。また第２Ｂ図に示すように、コ
ンタクトホール８にｐ型Ｓｉ基板１が露出してしまうと
、コンタクト用のＳｉ含有八へ等を形成した時に基板と
のショートが起きてしまう。これを防止するためには、
コンタクトホール８を形成した後、このコンタクトホー
ル８を通じてｎ型不純物をイオン注入することにより、
コンタクトホール８に露出しているｐ型Ｓｉ基板１をｎ
型化してからコンタクトを取ればよいが、この方法は工
程が簡便でないという欠点がある。
一方、上述のような問題を是正するための方法として、
コンタクトホール形成のための露光工程におけるマスク
合わせずれを予め考慮して、コンタクトホールの形成位
置をフィールド５ｉＯｚ膜２の端部から所定距離離して
おく方法があるが、このような方法は素子面積の増大を
もたらすため好ましくない。
コンタクトホール形成のための露光工程におけるマスク
合わせずれを予め考慮して、コンタクトホールの形成位
置をフィールド５ｉＯｚ膜２の端部から所定距離離して
おく方法があるが、このような方法は素子面積の増大を
もたらすため好ましくない。
本発明は、従来技術が有する上述のような欠点を是正し
た半導体装置の製造方法を提供することを目的とする。
た半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、酸化マスク（例
えば５ｉＪ４膜１０）を用いて半導体基板（例えばｐ型
Ｓｉ基板１）を選択酸化することにより形成された選択
酸化部（例えばフィールドＳｉｎ。
えば５ｉＪ４膜１０）を用いて半導体基板（例えばｐ型
Ｓｉ基板１）を選択酸化することにより形成された選択
酸化部（例えばフィールドＳｉｎ。
膜２）の端部にのみ上記酸化マスクを残す工程と、上記
半導体基板の全面に眉間絶縁膜（例えばＳｉＪ。
半導体基板の全面に眉間絶縁膜（例えばＳｉＪ。
膜５及びＡｓ５Ｇ膜６）を形成する工程と、上記層間絶
縁膜を選択的にエツチングすることにより、上記選択酸
化部の上記端部に隣接する上記半導体基板中に形成され
た拡散層（例えばｎ″層４とのコンタクトのためのコン
タクトホールを形成する工程とをそれぞれ具備している
。
縁膜を選択的にエツチングすることにより、上記選択酸
化部の上記端部に隣接する上記半導体基板中に形成され
た拡散層（例えばｎ″層４とのコンタクトのためのコン
タクトホールを形成する工程とをそれぞれ具備している
。
このようにすることによって、選択酸化部の端部に残さ
れた酸化マスクがコンタクトホールのエツチング時のス
トッパーとなる。
れた酸化マスクがコンタクトホールのエツチング時のス
トッパーとなる。
以下本発明をＭＯＳ ＬＳＩの製造に適用した一実施
例につき図面を参照しながら説明する。
例につき図面を参照しながら説明する。
第１Ａ図に示すように、まず従来公知のＬＯＣＯＳ法に
より、すなわちｐ型Ｓｉ基板１の表面に例えば膜厚２０
０人のバッド５ｉｎ２膜９を形成し、このパッドＳｉＯ
□膜９上に例えば膜厚１ｏｏｏ人の５ｉＪ４膜１０（酸
化マスク）を選択的に形成した後、熱酸化を行うことに
より例えば膜厚４０００人のフィールドＳｉＯ□膜２を
選択的に形成する。
より、すなわちｐ型Ｓｉ基板１の表面に例えば膜厚２０
０人のバッド５ｉｎ２膜９を形成し、このパッドＳｉＯ
□膜９上に例えば膜厚１ｏｏｏ人の５ｉＪ４膜１０（酸
化マスク）を選択的に形成した後、熱酸化を行うことに
より例えば膜厚４０００人のフィールドＳｉＯ□膜２を
選択的に形成する。
次に第１Ｂ図に示すように、ＣＶＤ法により全面に膜厚
１０００〜２０００人の５ｉｎ２膜１１を形成する。
１０００〜２０００人の５ｉｎ２膜１１を形成する。
次に既述のＲｒＥによる全面エツチングを行って、第１
Ｃ図に示すように、５ｉ３Ｎｎ膜１ｏの一端部１０ａの
近傍にのみ５ｉ０２１ＦＪ １１を残す。
Ｃ図に示すように、５ｉ３Ｎｎ膜１ｏの一端部１０ａの
近傍にのみ５ｉ０２１ＦＪ １１を残す。
次ニｓｉ：＋Ｎｉ膜１０及びバッド５ｉ０２膜９をＲＩ
Ｅ等により選択的にエツチングして、第１Ｄ図に示ずよ
うに、素子形成部のｐ型Ｓｉ基板１の表面を露出させる
。
Ｅ等により選択的にエツチングして、第１Ｄ図に示ずよ
うに、素子形成部のｐ型Ｓｉ基板１の表面を露出させる
。
次に第１Ｅ図に示すように、熱酸化（ゲート酸化）を行
うことにより、露出したｐ型Ｓｉ基板１表面に、例えば
膜厚２００人のＳｉＯ□膜３ （ゲート絶縁膜）を形成
する。次に全面に例えば膜厚３０００人の多結晶Ｓｉ膜
（図示せず）を形成し、次いで例えばＰＯＣｌ２を用い
た熱拡散法によりこの多結晶Ｓｉ膜にリン（Ｐ）拡散を
行った後、このＰ拡散された多結晶Ｓｉ膜をｔＥ法によ
り所定形状にパターンニングして、ゲート電極１２を形
成する。この後、このゲート電極１２をマスクとしてｐ
型Ｓｉ基板１中にｎ型不純物、例えばヒ素（Ａｓ）をエ
ネルギー７０ｋｅＶ、ドーズｆｉｔ ５ ｘ １０ ｌ
５ｃｍ−２の条件でイオン注入した後、例えば９４０°
Ｃで２０分間アニールを行って、ＭＯＳ）ランジスタの
ソース領域またはドレイン領域を構成するｎ゛層４形成
する。
うことにより、露出したｐ型Ｓｉ基板１表面に、例えば
膜厚２００人のＳｉＯ□膜３ （ゲート絶縁膜）を形成
する。次に全面に例えば膜厚３０００人の多結晶Ｓｉ膜
（図示せず）を形成し、次いで例えばＰＯＣｌ２を用い
た熱拡散法によりこの多結晶Ｓｉ膜にリン（Ｐ）拡散を
行った後、このＰ拡散された多結晶Ｓｉ膜をｔＥ法によ
り所定形状にパターンニングして、ゲート電極１２を形
成する。この後、このゲート電極１２をマスクとしてｐ
型Ｓｉ基板１中にｎ型不純物、例えばヒ素（Ａｓ）をエ
ネルギー７０ｋｅＶ、ドーズｆｉｔ ５ ｘ １０ ｌ
５ｃｍ−２の条件でイオン注入した後、例えば９４０°
Ｃで２０分間アニールを行って、ＭＯＳ）ランジスタの
ソース領域またはドレイン領域を構成するｎ゛層４形成
する。
次に第１Ｆ図に示すように、第２Ａ図に示すと同様に全
面に例えば膜厚５００人の５ｉｆｆＬ膜５及び例えば膜
５０００人のＡｓ５Ｇ膜６を順次形成した後、第１Ｇ図
に示すように、このＡｓ５Ｇ膜６上に第２Ａ図に示すと
同様にコンタクトホール形成用のフォトレジスト膜７を
形成する。
面に例えば膜厚５００人の５ｉｆｆＬ膜５及び例えば膜
５０００人のＡｓ５Ｇ膜６を順次形成した後、第１Ｇ図
に示すように、このＡｓ５Ｇ膜６上に第２Ａ図に示すと
同様にコンタクトホール形成用のフォトレジスト膜７を
形成する。
次にこのフォトレジスト膜７をマスクとして、ｎ゛層４
露出するまでＲＩＥによりエツチングを行って、第１Ｈ
図に示すようにコンタクトホール８を形成する。このエ
ツチングの際には、フィールドＳｉＯ□膜２の端部に形
成されている比較的厚い５ｉＪ４膜１０がエツチングの
スト、バーとして働く結果、このフィールＦＳｉＯ□膜
２の端部はエツチング中に終始５４３Ｎ４膜１０により
保護される。
露出するまでＲＩＥによりエツチングを行って、第１Ｈ
図に示すようにコンタクトホール８を形成する。このエ
ツチングの際には、フィールドＳｉＯ□膜２の端部に形
成されている比較的厚い５ｉＪ４膜１０がエツチングの
スト、バーとして働く結果、このフィールＦＳｉＯ□膜
２の端部はエツチング中に終始５４３Ｎ４膜１０により
保護される。
この後、フォトレジスト膜７を除去した後、従来公知の
方法と同様にして配線工程以降の工程を進めて、目的と
するＭＯＳ ＬＳＩを完成させる。
方法と同様にして配線工程以降の工程を進めて、目的と
するＭＯＳ ＬＳＩを完成させる。
上述の実施例によれば、ＬＯＣＯ３法による選択酸化の
際に酸化マスクとして用いたＳＩ３Ｎ４１ｔ’２１０の
一部をフィールドＳｉＯ□膜２の端部に残した状態でコ
ンタクトホール形成のだめのエツチングを行っているの
で、上記５ｉＪ４膜１０がエツチングのストッパーとし
て働き、このためフィールドＳｉＯ□膜２がエツチング
されるのを効果的に防止することができる。従ってフィ
ールドＳｉＯ□膜２の端部下方のｐ型Ｓｉ基板１及びｎ
°層４が露出するのが防止されるので、既述のようなア
ロイスパイクや基（反とのショートを起こすことなくコ
ンタクトホール８を通じてｎ゛層４のコンタクトを取る
ことが可能となる。また上述の実施例によれば、工程が
簡単であるために再現性に優れているのみならず、通常
は完全に除去されるＳｉ：＋Ｎｎ膜１０を存効に利用す
ることができる。
際に酸化マスクとして用いたＳＩ３Ｎ４１ｔ’２１０の
一部をフィールドＳｉＯ□膜２の端部に残した状態でコ
ンタクトホール形成のだめのエツチングを行っているの
で、上記５ｉＪ４膜１０がエツチングのストッパーとし
て働き、このためフィールドＳｉＯ□膜２がエツチング
されるのを効果的に防止することができる。従ってフィ
ールドＳｉＯ□膜２の端部下方のｐ型Ｓｉ基板１及びｎ
°層４が露出するのが防止されるので、既述のようなア
ロイスパイクや基（反とのショートを起こすことなくコ
ンタクトホール８を通じてｎ゛層４のコンタクトを取る
ことが可能となる。また上述の実施例によれば、工程が
簡単であるために再現性に優れているのみならず、通常
は完全に除去されるＳｉ：＋Ｎｎ膜１０を存効に利用す
ることができる。
以上本発明の一実施例につき説明したが、本発明は上述
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば上述の実施
例において用いた膜厚等の数値とは異なる数値を用いる
ことも可能である。
の実施例に限定されるものではなく、本発明の技術的思
想に基づく各種の変形が可能である。例えば上述の実施
例において用いた膜厚等の数値とは異なる数値を用いる
ことも可能である。
またフィールドＳｉｎ、膜２上に残すｓ ｉ３ Ｎ ４
膜１０の幅は必要に応じて変更可能である。さらにまた
、上ｊムの実施例においては本発明をＭＯＳ ＬＳＩ
に適用した場合につき説明したが、その他の各種半導体
装置にも本発明を適用することが可能である。
膜１０の幅は必要に応じて変更可能である。さらにまた
、上ｊムの実施例においては本発明をＭＯＳ ＬＳＩ
に適用した場合につき説明したが、その他の各種半導体
装置にも本発明を適用することが可能である。
〔発明の効果］
本発明によれば、選択酸化部の端部に残された酸化マス
クがコンタクトホールのエツチング時のストッパーとな
るので、選択酸化部の端部が工。
クがコンタクトホールのエツチング時のストッパーとな
るので、選択酸化部の端部が工。
チングされてこの端部下方の半導体基板が露出するのを
効果的に防止することができ、従って拡散層とのコンタ
クトを支障なく取ることが可能となる。
効果的に防止することができ、従って拡散層とのコンタ
クトを支障なく取ることが可能となる。
第１Ａ図〜第１Ｈ図は本発明の一実施例によるＭＯＳ
ＬＳＩの製造方法を工程順に示す断面図、第２Ａ図及
び第２Ｂ図は従来のコンタクトホールの形成方法を工程
順に示す断面図である。 なお図面に用いた符号において、 １ −−一一−ｐ型Ｓｉ基板 ２− ・−−フィールドＳｉＯ□膜 ３−−一一−−５ｉＯ□月９ ４ −一−−−−−−−−−−−ｎ ’ 層５ 、１
０ ”’−’−−−−５ ｉ ：ｌＮ ４膜６−一 −
・−−ＡｓＳＧ膜 ８ −−−−−コンタクトホール １２ −・−−−−ゲート電極 である。
ＬＳＩの製造方法を工程順に示す断面図、第２Ａ図及
び第２Ｂ図は従来のコンタクトホールの形成方法を工程
順に示す断面図である。 なお図面に用いた符号において、 １ −−一一−ｐ型Ｓｉ基板 ２− ・−−フィールドＳｉＯ□膜 ３−−一一−−５ｉＯ□月９ ４ −一−−−−−−−−−−−ｎ ’ 層５ 、１
０ ”’−’−−−−５ ｉ ：ｌＮ ４膜６−一 −
・−−ＡｓＳＧ膜 ８ −−−−−コンタクトホール １２ −・−−−−ゲート電極 である。
Claims (1)
- 【特許請求の範囲】 酸化マスクを用いて半導体基板を選択酸化することによ
り形成された選択酸化部の端部にのみ上記酸化マスクを
残す工程と、 上記半導体基板の全面に層間絶縁膜を形成する工程と、 上記層間絶縁膜を選択的にエッチングすることにより、
上記選択酸化部の上記端部に隣接する上記半導体基板中
に形成された拡散層とのコンタクトのためのコンタクト
ホールを形成する工程とをそれぞれ具備する半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27048985A JPS62130523A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27048985A JPS62130523A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130523A true JPS62130523A (ja) | 1987-06-12 |
Family
ID=17486996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27048985A Pending JPS62130523A (ja) | 1985-11-30 | 1985-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255218B1 (en) | 1995-03-30 | 2001-07-03 | Nec Corporation | Semiconductor device and fabrication method thereof |
| JP2002016074A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-11-30 JP JP27048985A patent/JPS62130523A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255218B1 (en) | 1995-03-30 | 2001-07-03 | Nec Corporation | Semiconductor device and fabrication method thereof |
| JP2002016074A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置およびその製造方法 |
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