JPS60224272A - 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
絶縁基板ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPS60224272A JPS60224272A JP7950084A JP7950084A JPS60224272A JP S60224272 A JPS60224272 A JP S60224272A JP 7950084 A JP7950084 A JP 7950084A JP 7950084 A JP7950084 A JP 7950084A JP S60224272 A JPS60224272 A JP S60224272A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78651—Silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＩ ８ （Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｒ
−８ｅｍｉｃｏｎｄｕｃｔｏｒ ） 凰電界効果トラ
ンジスタ（以降はＭＩＳＦＥＴ ）の製造方法に関し、
特に絶縁性透明基板を用いたＭＩＳＦＥＴのソース、ド
レイン、′ゲート各電極上にシリサイドを形成して低抵
抗化する方法に関する。
−８ｅｍｉｃｏｎｄｕｃｔｏｒ ） 凰電界効果トラ
ンジスタ（以降はＭＩＳＦＥＴ ）の製造方法に関し、
特に絶縁性透明基板を用いたＭＩＳＦＥＴのソース、ド
レイン、′ゲート各電極上にシリサイドを形成して低抵
抗化する方法に関する。
（従来技術とその問題点）
従来、高性能ＭＩ ８ ＦＥＴにおいては、ゲート電極
とソース・ドレイン電極が自己整合的に形成できるため
、ポリシリコンをゲート電極材料として使用したものが
一般的である。この構造では、ソース、ドレイン、ゲー
ト各電極の抵抗が素子のダイナミックな特性に対して問
題となる。一般的なプロセス工程ではソース、ドレイン
電極のシート抵抗はｎ＋の場合十数Ω／口、ｐ＋で１０
００／口前後。
とソース・ドレイン電極が自己整合的に形成できるため
、ポリシリコンをゲート電極材料として使用したものが
一般的である。この構造では、ソース、ドレイン、ゲー
ト各電極の抵抗が素子のダイナミックな特性に対して問
題となる。一般的なプロセス工程ではソース、ドレイン
電極のシート抵抗はｎ＋の場合十数Ω／口、ｐ＋で１０
００／口前後。
ポリシリコンはｎ＋で四〜（資）Ω／口、ｐ＋で２００
〜３００Ω／口 程度となる。この抵抗を下げる一方法
として各電極をシリサイド化して低抵抗化をはかること
が行われている。シリサイド化に関してはこれを均一に
行うために、高融点金属を付着後、高融点金属−シリコ
ン界面に不純物あるいはシリコン等の非ドーパントイオ
ンをイオン注入し界面混合層を形成した後、低温で熱処
理してシリサイド化するＩＴＭ法（ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｈｒｏｕｇｈｍｅｔａｌ ｆｉ１ｍ
法）が良い。ＩＴＭ法は１例えばＥ、Ｎａｇａｓａｗａ
ｅｔａｌ、’Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｍｏ
−８ｉｌｉｃｉｄｅ Ｆｏｒｍａｔｉｏｎ ＪＪＡＰ
ＶＯ１２２、／Ｉ６１ 。
〜３００Ω／口 程度となる。この抵抗を下げる一方法
として各電極をシリサイド化して低抵抗化をはかること
が行われている。シリサイド化に関してはこれを均一に
行うために、高融点金属を付着後、高融点金属−シリコ
ン界面に不純物あるいはシリコン等の非ドーパントイオ
ンをイオン注入し界面混合層を形成した後、低温で熱処
理してシリサイド化するＩＴＭ法（ｉｏｎ ｉｍｐｌａ
ｎｔａｔｉｏｎ ｔｈｒｏｕｇｈｍｅｔａｌ ｆｉ１ｍ
法）が良い。ＩＴＭ法は１例えばＥ、Ｎａｇａｓａｗａ
ｅｔａｌ、’Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｍｏ
−８ｉｌｉｃｉｄｅ Ｆｏｒｍａｔｉｏｎ ＪＪＡＰ
ＶＯ１２２、／Ｉ６１ 。
Ｊａｎ、 １９８３ ｐｐ Ｌ ５７〜Ｌ５９ に記載
されている。
されている。
この方法では例えばシリコン（８ｉ）上にチタン（Ｔｉ
）を厚さ約４００＾蒸着し、Ｓｉイオンを（資）Ｋｅ
Ｖで５ Ｘ １０”ｃＷＬ−”イオン注入し、約５５０
℃で四分程度熱処理してシリサイド化することにより、
約１００／口程度のシート抵抗が得られ、この後残った
チタンをエッチ除去し、さらに８００℃程度の熱処理を
することにより約３０／口程度まで低下する。このＩＴ
Ｍ法ではゲートポリシリコンの側壁を垂直に近い形状に
すればメタルが付いていても注入イオンによる界面混合
がなく、低温の熱処理ではシリサイド化しにくいためゲ
ート電極とソース・ドレイン電極が自己整合的にシリサ
イド化できることが特徴である。しかし８ｉイオン、人
ｒイオンなど比較的軽いイオンで界面混合する時は充分
な混合が行えず、多少高い温度での熱処理が必要となる
。このためゲートポ１Ｊ５ｉの側壁においてもシリサイ
ド化が発生しゲート電極、ソース・ドレイン電極間の短
絡が起る。これを防ぐためゲート側壁に酸化膜、窒化膜
などの絶縁物を形成することが行われる。
）を厚さ約４００＾蒸着し、Ｓｉイオンを（資）Ｋｅ
Ｖで５ Ｘ １０”ｃＷＬ−”イオン注入し、約５５０
℃で四分程度熱処理してシリサイド化することにより、
約１００／口程度のシート抵抗が得られ、この後残った
チタンをエッチ除去し、さらに８００℃程度の熱処理を
することにより約３０／口程度まで低下する。このＩＴ
Ｍ法ではゲートポリシリコンの側壁を垂直に近い形状に
すればメタルが付いていても注入イオンによる界面混合
がなく、低温の熱処理ではシリサイド化しにくいためゲ
ート電極とソース・ドレイン電極が自己整合的にシリサ
イド化できることが特徴である。しかし８ｉイオン、人
ｒイオンなど比較的軽いイオンで界面混合する時は充分
な混合が行えず、多少高い温度での熱処理が必要となる
。このためゲートポ１Ｊ５ｉの側壁においてもシリサイ
ド化が発生しゲート電極、ソース・ドレイン電極間の短
絡が起る。これを防ぐためゲート側壁に酸化膜、窒化膜
などの絶縁物を形成することが行われる。
絶縁性基板上の半導体を用いたＭＩ８ＦＢＴは接合容量
、配線容量が少なく、各素子間の分離が完全であること
などの特徴をもち、高速・高密度な集積回路への応用と
いう点から注目されている。
、配線容量が少なく、各素子間の分離が完全であること
などの特徴をもち、高速・高密度な集積回路への応用と
いう点から注目されている。
この素子へ前記したシリサイド化技術を適用することは
、より高性能なデ／！イスを形成するうえで重要である
。
、より高性能なデ／！イスを形成するうえで重要である
。
第１図（ａ）〜（ｅ）の例は、８０８（８ｉ１ｉｃｏｎ
０ｎＳａｐｐｈｉｒｅ）を用いたＭＩＳＦＥＴに上記
シリサイド化を適用する時、従来と同様の技術で行う場
合の工程を示す模式的断面図である。同図（ａ）は通常
のＳＯ８の工程でゲート電極、ソースφドレイン電極を
形成したトランジスタの断面を示し、同図（ｂ）は全面
にＣＶＤ法によりシリコン窒化膜を付けたもの、同図（
Ｃ）は（ｂ）の試料を上面よりドライエッチし、ゲート
ポリシリコン電極４の側壁にのみ前記窒化膜を残したも
のを示す。単結晶シリコンは島状に加工する際、ヒドラ
ジン等で異方性エツチングを行なっているので端部は約
５４°のテーパーが付いており窒化膜は残らない、同図
（ｄ）は上面にＴｉを蒸着し８ｉイオンを８０Ｋｅｖの
加速エネルギーで５ Ｘ ＩＱ”ｃｍ−” イオン注入
する工程を示す、同図ｔｅｌはイオン注入後５５０℃で
２０分間アニールし１次いで未反応のＴｉをエツチング
除去した後の断面を示す。島状シリコン端のテーパ一部
は平坦部に比べてイオンが入りにくく、界面混合が充分
に行なわれないため熱反応によるシリサイド化が異常に
進みサファイア基板上にのび出してしまう。この辺の事
情を第２図の部分断面斜視図を用いて詳細に示す。図中
１はサファイア基板、２は島状シリコン（トランジスタ
を構成する）、３はゲート絶縁膜、４はゲートポリシリ
コン電極、１１はゲート側壁に形成された絶縁膜、 ３
１ 、３２はＩ’ｌ’Ｍ法によって形成された、それぞ
れゲート電極上及びソース・ドレイン拡散層上のＩＴＭ
法ζこよるシリサイド層、おは島状シリコンのテーパ一
部に異常に成長した熱反応によるシリサイド層、具はシ
リサイド層おがゲート側壁の絶縁膜１１の下にもぐりこ
んでサファイア−ゲートポリシリコン界面にくい込んだ
ものをそれぞれ示している。このシリサイド層あが原因
となってゲート電極とソース・ドレイン電極の短絡が発
生する。。
０ｎＳａｐｐｈｉｒｅ）を用いたＭＩＳＦＥＴに上記
シリサイド化を適用する時、従来と同様の技術で行う場
合の工程を示す模式的断面図である。同図（ａ）は通常
のＳＯ８の工程でゲート電極、ソースφドレイン電極を
形成したトランジスタの断面を示し、同図（ｂ）は全面
にＣＶＤ法によりシリコン窒化膜を付けたもの、同図（
Ｃ）は（ｂ）の試料を上面よりドライエッチし、ゲート
ポリシリコン電極４の側壁にのみ前記窒化膜を残したも
のを示す。単結晶シリコンは島状に加工する際、ヒドラ
ジン等で異方性エツチングを行なっているので端部は約
５４°のテーパーが付いており窒化膜は残らない、同図
（ｄ）は上面にＴｉを蒸着し８ｉイオンを８０Ｋｅｖの
加速エネルギーで５ Ｘ ＩＱ”ｃｍ−” イオン注入
する工程を示す、同図ｔｅｌはイオン注入後５５０℃で
２０分間アニールし１次いで未反応のＴｉをエツチング
除去した後の断面を示す。島状シリコン端のテーパ一部
は平坦部に比べてイオンが入りにくく、界面混合が充分
に行なわれないため熱反応によるシリサイド化が異常に
進みサファイア基板上にのび出してしまう。この辺の事
情を第２図の部分断面斜視図を用いて詳細に示す。図中
１はサファイア基板、２は島状シリコン（トランジスタ
を構成する）、３はゲート絶縁膜、４はゲートポリシリ
コン電極、１１はゲート側壁に形成された絶縁膜、 ３
１ 、３２はＩ’ｌ’Ｍ法によって形成された、それぞ
れゲート電極上及びソース・ドレイン拡散層上のＩＴＭ
法ζこよるシリサイド層、おは島状シリコンのテーパ一
部に異常に成長した熱反応によるシリサイド層、具はシ
リサイド層おがゲート側壁の絶縁膜１１の下にもぐりこ
んでサファイア−ゲートポリシリコン界面にくい込んだ
ものをそれぞれ示している。このシリサイド層あが原因
となってゲート電極とソース・ドレイン電極の短絡が発
生する。。
（発明の目的）
本発明は上記したゲート電極とソース・ドレイン電極間
の短絡を防止し、高信頼、高性能な絶縁基板ＭＩ８ＦＦ
ｆＴを形成できる方法を提供することを目的とする。
の短絡を防止し、高信頼、高性能な絶縁基板ＭＩ８ＦＦ
ｆＴを形成できる方法を提供することを目的とする。
（発明の構成）
本発明によれば、絶縁性透明基板上のシリコン結晶を用
いて形成するＭＩＳ型電界効果トランジスタの製造方法
において、島状シリコンのトランジスタ領域、ゲート電
極、ソース・ドレイン拡散層を形成した後、全面に絶縁
膜を付着し１次いでネガ型レジストを付着し裏面から露
光現象する工程と、該レジストパターンをマスクとして
前記絶縁膜を異方性エッチする工程と、全面に高融点金
属を付着し、次いで該レジストを剥離する工程と非ドー
パントイオンをイオン注入して高融点金属とシリコンの
界面を混合し、次いで熱アニールにより高融点金属とシ
リコンが接触する部分のシリコンをシリサイド化する工
程を含むことを特徴とする絶縁基板ＭＩＳ型電界効果ト
ランジスタの製造方法を得る。
いて形成するＭＩＳ型電界効果トランジスタの製造方法
において、島状シリコンのトランジスタ領域、ゲート電
極、ソース・ドレイン拡散層を形成した後、全面に絶縁
膜を付着し１次いでネガ型レジストを付着し裏面から露
光現象する工程と、該レジストパターンをマスクとして
前記絶縁膜を異方性エッチする工程と、全面に高融点金
属を付着し、次いで該レジストを剥離する工程と非ドー
パントイオンをイオン注入して高融点金属とシリコンの
界面を混合し、次いで熱アニールにより高融点金属とシ
リコンが接触する部分のシリコンをシリサイド化する工
程を含むことを特徴とする絶縁基板ＭＩＳ型電界効果ト
ランジスタの製造方法を得る。
（実施例）
次に第３図に示す実施例に基づいて本発明の詳細な説明
する。本実施例では基板はＳＯ８で単結晶８ｉのエビ厚
は０．４μｍのものを用いており、同図（ａ）〜（ｆ）
は実施例の工程を説明するための模式的断面図である。
する。本実施例では基板はＳＯ８で単結晶８ｉのエビ厚
は０．４μｍのものを用いており、同図（ａ）〜（ｆ）
は実施例の工程を説明するための模式的断面図である。
第３図（ａ）は従来と同様の工程でゲート電極４．ソー
ス・ドレイン拡散層２を形成したＦＩＴの断面で図中３
はゲート酸化膜、１はサファイア基板を示す。
ス・ドレイン拡散層２を形成したＦＩＴの断面で図中３
はゲート酸化膜、１はサファイア基板を示す。
次いで同図（ｂ）に示すごとく全面に減圧ＣＶＤ法によ
りシリコン窒化膜１１を約２００ＯＡ付けその上にネガ
型のフォト・レジスト４１を厚さ約１μｍ塗布し、裏面
より露光・現像する。この時露光量を表面から露光する
時の適正量の約３倍程度以上とすることで同図（Ｃ）に
示すように島状シリコンにオーバラップしてレジストを
残すことができる。この状態で上面からレジストをマス
クにシリコン窒化膜１１を異方性エッチによりエッチ除
去する。この時島状シリコンのテーパ一部をおおう窒化
膜と同時にゲート・ポリシリコン側壁にも窒化膜を残す
ことができ後のシリサイド工程で有用である。
りシリコン窒化膜１１を約２００ＯＡ付けその上にネガ
型のフォト・レジスト４１を厚さ約１μｍ塗布し、裏面
より露光・現像する。この時露光量を表面から露光する
時の適正量の約３倍程度以上とすることで同図（Ｃ）に
示すように島状シリコンにオーバラップしてレジストを
残すことができる。この状態で上面からレジストをマス
クにシリコン窒化膜１１を異方性エッチによりエッチ除
去する。この時島状シリコンのテーパ一部をおおう窒化
膜と同時にゲート・ポリシリコン側壁にも窒化膜を残す
ことができ後のシリサイド工程で有用である。
次いで真空蒸着法によりＴｉを厚さ約４００λ付着する
（同図（ｄ） ）、この後レジストを剥離すると同図＋
６）のごとく島状シリコンの上面のみにＴｉが残る。続
いて８ｉイオンを加速エネルギーｇＱＫｅＶで、５ Ｘ
１０”（！ＩＩ−”イオン注入し、４中５５０ ’Ｃ
で加分熱処理し、シリサイド化し、未反応のＴｉをエッ
チ除去する（同図（ｆ））。
（同図（ｄ） ）、この後レジストを剥離すると同図＋
６）のごとく島状シリコンの上面のみにＴｉが残る。続
いて８ｉイオンを加速エネルギーｇＱＫｅＶで、５ Ｘ
１０”（！ＩＩ−”イオン注入し、４中５５０ ’Ｃ
で加分熱処理し、シリサイド化し、未反応のＴｉをエッ
チ除去する（同図（ｆ））。
以上の説明はＳＯ８基板でエビ厚０．４μｍのものを用
いてきたが、他のエビ厚のものでも可能であり、また金
属も他の高融点金属例えばＭｏ、Ｗ、Ｐｉなどでも良く
、さらにＳＯ８基板のみではなく８０Ｉ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）例えば石英基板上に成
長した８ｉ結晶を用いた場合にも適用可能である。
いてきたが、他のエビ厚のものでも可能であり、また金
属も他の高融点金属例えばＭｏ、Ｗ、Ｐｉなどでも良く
、さらにＳＯ８基板のみではなく８０Ｉ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）例えば石英基板上に成
長した８ｉ結晶を用いた場合にも適用可能である。
（発明の効果）
以上の工程により島状シリコンのテーパ一部におけるシ
リサイドの異常感長を防ぐことができ、ゲート電極とソ
ース・ドレイン電極の短絡は防止できる。シリサイド化
によってゲート電極、ソース・ドレイン電極の抵抗は下
がり、高性能ＭＩ８−ＦＢＴ が高信頼で得られる。
リサイドの異常感長を防ぐことができ、ゲート電極とソ
ース・ドレイン電極の短絡は防止できる。シリサイド化
によってゲート電極、ソース・ドレイン電極の抵抗は下
がり、高性能ＭＩ８−ＦＢＴ が高信頼で得られる。
第１図（ａ）〜ｔｅ＋は８０８基板を用いたＭＩＳＦＥ
Ｔに通常の方法でＩＴＭ法によるシリサイド化を行う時
の工程を示す模式的断面図である。 第２図は、第１図に示した工程で形成されるＭＩ８ＦＥ
Ｔの部分断面斜視図であり、ゲート電極。 ソース・ドレイン電極間の短絡の状態を示している。 第３図（ａ）〜（ｆ）は本発明によるＩＴＭシリサイド
化を適用してＳＯ８基板にＭＩ Ｓ ＰＥＴを形成する
工程を示す模式的断面図である。 図中、１はサファイア基板、２はトランジスタを構成す
る島状シリコン、３はゲート酸化膜、４はゲートポリシ
リコン電極、１１はＣＶＤ法による窒化膜、２１はチタ
ン（Ｔｉ）、３１はゲート電極のシリサイド層、３２は
ソース・ドレイン電極のシリサイド層、３３は島状シリ
コン端テーパ一部の熱反応によるシリサイド層、３４は
シリサイド層間がゲートポリシリ電極とサファイア基板
界面にくい込んだ部分、４１はネガ型レジストをそれぞ
れ示す。
Ｔに通常の方法でＩＴＭ法によるシリサイド化を行う時
の工程を示す模式的断面図である。 第２図は、第１図に示した工程で形成されるＭＩ８ＦＥ
Ｔの部分断面斜視図であり、ゲート電極。 ソース・ドレイン電極間の短絡の状態を示している。 第３図（ａ）〜（ｆ）は本発明によるＩＴＭシリサイド
化を適用してＳＯ８基板にＭＩ Ｓ ＰＥＴを形成する
工程を示す模式的断面図である。 図中、１はサファイア基板、２はトランジスタを構成す
る島状シリコン、３はゲート酸化膜、４はゲートポリシ
リコン電極、１１はＣＶＤ法による窒化膜、２１はチタ
ン（Ｔｉ）、３１はゲート電極のシリサイド層、３２は
ソース・ドレイン電極のシリサイド層、３３は島状シリ
コン端テーパ一部の熱反応によるシリサイド層、３４は
シリサイド層間がゲートポリシリ電極とサファイア基板
界面にくい込んだ部分、４１はネガ型レジストをそれぞ
れ示す。
Claims (1)
- 【特許請求の範囲】 絶縁性透明基板上のシリコン結晶を用いて形成するＭＩ
Ｂ型電界効果トランジスタの製造方法において、島状シ
リコンのトランジスタ領域、ゲート電極、ソース・ドレ
イン拡散層を形成した後。 全面に絶縁膜を付着し、次いでネガ型レジストを付着し
裏面から露光現像する工程と、該レジストパターンをマ
スクとして前記絶縁膜を異方性エッチする工程と全面に
高融点金属を付着し１次いで該レジストを剥離する工程
と非ドーパントイオンをイオン注入して高融点金属とシ
リコンの界面を混合し、次いで熱アニールにより高融点
金属とシリコンが接触する部分のシリコンをシリサイド
化する工程を含むことを特徴とする絶縁基板ＭＩａ型電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7950084A JPS60224272A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7950084A JPS60224272A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224272A true JPS60224272A (ja) | 1985-11-08 |
Family
ID=13691643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7950084A Pending JPS60224272A (ja) | 1984-04-20 | 1984-04-20 | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224272A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6355512B1 (en) | 1994-11-11 | 2002-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US6421216B1 (en) | 1996-07-16 | 2002-07-16 | Ewd, Llc | Resetable overcurrent protection arrangement |
| CN1319135C (zh) * | 2000-03-30 | 2007-05-30 | 国际商业机器公司 | 直流或交流电场辅助退火 |
-
1984
- 1984-04-20 JP JP7950084A patent/JPS60224272A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135324A (ja) * | 1993-11-05 | 1995-05-23 | Semiconductor Energy Lab Co Ltd | 薄膜状半導体集積回路 |
| US6218678B1 (en) | 1993-11-05 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6475839B2 (en) | 1993-11-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing of TFT device by backside laser irradiation |
| US6617612B2 (en) * | 1993-11-05 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a semiconductor integrated circuit |
| US6355512B1 (en) | 1994-11-11 | 2002-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US6421216B1 (en) | 1996-07-16 | 2002-07-16 | Ewd, Llc | Resetable overcurrent protection arrangement |
| CN1319135C (zh) * | 2000-03-30 | 2007-05-30 | 国际商业机器公司 | 直流或交流电场辅助退火 |
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