JPS63181459A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63181459A JPS63181459A JP62014722A JP1472287A JPS63181459A JP S63181459 A JPS63181459 A JP S63181459A JP 62014722 A JP62014722 A JP 62014722A JP 1472287 A JP1472287 A JP 1472287A JP S63181459 A JPS63181459 A JP S63181459A
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel transistor
- forming
- gate electrode
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 230000007261 regionalization Effects 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- -1 phosphorus ions Chemical class 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000001947 vapour-phase growth Methods 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 13
- 238000002513 implantation Methods 0.000 abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 238000001259 photo etching Methods 0.000 abstract description 3
- 229920005591 polysilicon Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 206010011732 Cyst Diseases 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、短チャンネル相補型ＭＯ８集積回路装置の製
造に有益な半導体集積回路装置の製造方法に関するもの
である。
造に有益な半導体集積回路装置の製造方法に関するもの
である。
従来の技術
近年、半導体集積回路装置の集積度の向上を図るため、
素子寸法の縮小が進められている。
素子寸法の縮小が進められている。
ＭＯ８型集積回路装置では、素子の微細化によるＭＯＳ
）ランジスタの動作時の特性の変動防止のため、ＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造と
称されるドレイン構造が用いられている。相浦型ＭＯ８
集積回路装置（ＣＭＯ８）では特に、Ｎチャンネルトラ
ンジスタのＬＤＤ構造採用のため、マスク工程数の増加
など、工程が複雑となる問題があり、製造コストの面で
大きな課題である。
）ランジスタの動作時の特性の変動防止のため、ＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造と
称されるドレイン構造が用いられている。相浦型ＭＯ８
集積回路装置（ＣＭＯ８）では特に、Ｎチャンネルトラ
ンジスタのＬＤＤ構造採用のため、マスク工程数の増加
など、工程が複雑となる問題があり、製造コストの面で
大きな課題である。
短チャンネルＣＭＯ８集積回路装置の製造方法、特にＬ
ＤＤ構造の形成方法を中心に、従来例技術を、一部構造
断面図を用いて、説明する。第２図は模式的に表現した
Ｃ Ｍ ＯＳ装置の断面構造図である。Ｎ型シリコン基
板１にＰ型及びＮ型のウェル２，３が形成され、各々の
ウェル内にＰチャンネル及びＮチャンネルトランジスタ
が作製されている。Ｎ型ウェル３のＰチャンネルトラン
ジスタは、ゲート酸化膜６ａ、ポリシリコン電極７ａ、
Ｐ型層の埋込チャンネル５、二酸化珪素膜８ａからなる
サイドウオール、Ｐ＋拡散領域１１からなるソース、ド
レイン１１で構成されている。Ｐ型ウェル２のＮチャン
ネルトランジスタはゲート酸化膜６ｂ、ポリシリコン電
極７ｂ、サイドウオール８ｂ、Ｎ−拡散領域９、および
Ｎ＋＋散領域１０のＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造ソース、ドレインからなる。そ
して、ソース。
ＤＤ構造の形成方法を中心に、従来例技術を、一部構造
断面図を用いて、説明する。第２図は模式的に表現した
Ｃ Ｍ ＯＳ装置の断面構造図である。Ｎ型シリコン基
板１にＰ型及びＮ型のウェル２，３が形成され、各々の
ウェル内にＰチャンネル及びＮチャンネルトランジスタ
が作製されている。Ｎ型ウェル３のＰチャンネルトラン
ジスタは、ゲート酸化膜６ａ、ポリシリコン電極７ａ、
Ｐ型層の埋込チャンネル５、二酸化珪素膜８ａからなる
サイドウオール、Ｐ＋拡散領域１１からなるソース、ド
レイン１１で構成されている。Ｐ型ウェル２のＮチャン
ネルトランジスタはゲート酸化膜６ｂ、ポリシリコン電
極７ｂ、サイドウオール８ｂ、Ｎ−拡散領域９、および
Ｎ＋＋散領域１０のＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造ソース、ドレインからなる。そ
して、ソース。
ドレインの電極コンタクトは、層間絶縁膜１２、アルミ
ニウム配線１３によって形成される。この装置は、従来
のチャンネル長が３ミクロン以上ある装置と異なり、Ｌ
ＤＤ構造を採用するため、多くの複雑な製造工程を要す
る。この製造工程を従来の製造技術で製造する場合の概
略を第３図（ａ）〜（ｈ）の製造工程順断面図によって
示す。
ニウム配線１３によって形成される。この装置は、従来
のチャンネル長が３ミクロン以上ある装置と異なり、Ｌ
ＤＤ構造を採用するため、多くの複雑な製造工程を要す
る。この製造工程を従来の製造技術で製造する場合の概
略を第３図（ａ）〜（ｈ）の製造工程順断面図によって
示す。
第１図（ａ）のように、Ｎ型シリコン基板１にＮ型ウェ
ル３、Ｐ型ウェル２、二酸化珪素からなる素子分離領域
４を形成する。次に、第１図（ｂ）のように、Ｎ型ウェ
ル３にＰチャンネルトランジスタの閾値電圧制御のため
、ボロン注入を行い、埋込みチャンネル５を形成する。
ル３、Ｐ型ウェル２、二酸化珪素からなる素子分離領域
４を形成する。次に、第１図（ｂ）のように、Ｎ型ウェ
ル３にＰチャンネルトランジスタの閾値電圧制御のため
、ボロン注入を行い、埋込みチャンネル５を形成する。
ついで、ゲート酸化膜６ａ、６ｂ、多結晶シリコン膜７
を堆積し、多結晶シリコン膜７にリン拡散する。次に、
第３図（Ｃ）のように、多結晶シリコン膜７をパターン
形成し、ゲート電極７ａ、７ｂや配線パターンを作成す
る。Ｐチャンネル及びＮチャンネルトランジスタの各ゲ
ート電極パターンは同時に形成され、各々のトランジス
タのソースドレイン拡散層の形成には、フォトレジスト
３１をマスクとしたイオン注入法が用いられる。Ｎチャ
ンネルトランジスタのソースドレイン形成には初めに、
第３図（ｄ）のように、第１の注入用マスク３１により
、Ｎ型ウェル領域を被覆し、リンイオンを注入し、Ｎ−
拡散領域９を形成する。次にＬＤＤ形成のためのサイド
ウオールを形成するため、第３図（ｅ）のように、二酸
化珪素膜８を堆積し、異方性エツチングにより、多結晶
シリコン膜７ａ、７ｂに側壁８ａ。
を堆積し、多結晶シリコン膜７にリン拡散する。次に、
第３図（Ｃ）のように、多結晶シリコン膜７をパターン
形成し、ゲート電極７ａ、７ｂや配線パターンを作成す
る。Ｐチャンネル及びＮチャンネルトランジスタの各ゲ
ート電極パターンは同時に形成され、各々のトランジス
タのソースドレイン拡散層の形成には、フォトレジスト
３１をマスクとしたイオン注入法が用いられる。Ｎチャ
ンネルトランジスタのソースドレイン形成には初めに、
第３図（ｄ）のように、第１の注入用マスク３１により
、Ｎ型ウェル領域を被覆し、リンイオンを注入し、Ｎ−
拡散領域９を形成する。次にＬＤＤ形成のためのサイド
ウオールを形成するため、第３図（ｅ）のように、二酸
化珪素膜８を堆積し、異方性エツチングにより、多結晶
シリコン膜７ａ、７ｂに側壁８ａ。
８ｂを形成する。そして、これに続いて、第３図（ｆ）
のように、再度、Ｎ型ウェル領域側を第２の注入用マス
ク３２で被覆し、ヒ素のイオン注入を行いＮチャンネル
トランジスタのソースドレインのＮ＋＋散領域１０を形
成する。次に第３図（ｇ）のように、Ｐ型ウェル領域２
を第３の注入用マスク３３で被覆し、Ｐチャンネルトラ
ンジスタのソースドレインであるＰ＋拡散領域１１をＢ
Ｆ２＋注入により形成する。この時には、多結晶シリコ
ン膜７ａは露出しているため、ＢＦ２＋は、シリコン基
板１１と同時に、多結晶シリコン膜７ａにも注入される
。このため、リン蒸着によりＮ＋となっている多結晶シ
リコンはＢＦ２＋により打ち返されて、数百０７口以上
のシート抵抗となり、不都合が生じる。
のように、再度、Ｎ型ウェル領域側を第２の注入用マス
ク３２で被覆し、ヒ素のイオン注入を行いＮチャンネル
トランジスタのソースドレインのＮ＋＋散領域１０を形
成する。次に第３図（ｇ）のように、Ｐ型ウェル領域２
を第３の注入用マスク３３で被覆し、Ｐチャンネルトラ
ンジスタのソースドレインであるＰ＋拡散領域１１をＢ
Ｆ２＋注入により形成する。この時には、多結晶シリコ
ン膜７ａは露出しているため、ＢＦ２＋は、シリコン基
板１１と同時に、多結晶シリコン膜７ａにも注入される
。このため、リン蒸着によりＮ＋となっている多結晶シ
リコンはＢＦ２＋により打ち返されて、数百０７口以上
のシート抵抗となり、不都合が生じる。
最後に、第３図りのように、ソースドレイン拡散領域の
形成後、層間絶縁膜１２、電極１３、保護膜（図中路）
を形成し、チップが完成する。
形成後、層間絶縁膜１２、電極１３、保護膜（図中路）
を形成し、チップが完成する。
発明が解決しようとする問題点
上述の従来の技術によれば、ＣＭＯ３の微細化により、
ＮチャンネルトランジスタのＬＤＤ構造化が必要となる
が、ソースドレイン拡散領域の形成のために、Ｎチャン
ネルトランジスタのソースドレイン形成用の第１．第２
のマスク工程、Ｐチャンネルトランジスタのソースドレ
イン形成用の第３のマスク工程と、合計３回のマスク工
程が必要となり、工程が複雑となる。さらに、Ｐチャン
ネルトランジスタ形成領域でのボロンでＮ＋型型詰結晶
シリコン膜打ち返すため、シート抵抗が非常に高くなる
という欠点が顕著である。
ＮチャンネルトランジスタのＬＤＤ構造化が必要となる
が、ソースドレイン拡散領域の形成のために、Ｎチャン
ネルトランジスタのソースドレイン形成用の第１．第２
のマスク工程、Ｐチャンネルトランジスタのソースドレ
イン形成用の第３のマスク工程と、合計３回のマスク工
程が必要となり、工程が複雑となる。さらに、Ｐチャン
ネルトランジスタ形成領域でのボロンでＮ＋型型詰結晶
シリコン膜打ち返すため、シート抵抗が非常に高くなる
という欠点が顕著である。
ＣＭＯ８集積回路装置の高集積化のために、微細化が行
なわれているが、微細化による装置の信頼性低下を防止
するため、ホットキャリアー耐性の改善が必要である。
なわれているが、微細化による装置の信頼性低下を防止
するため、ホットキャリアー耐性の改善が必要である。
この改善に有効であるＬＤＤ構造を採用するためには、
ＣＭＯ３では特に複雑な製造工程が必要となる。特に、
ソースドレイン形成のイオン注入用マスクがＮチャンネ
ルトランジスタ形成に２回、Ｐチャンネルトランジスタ
形成に１回必要である。これは、半導体集積回路装置の
製造コストを低減することから、簡略にすることが大き
な課題である。また、Ｐチャンネルトランジスタ形成に
て、ボロンによりＮ十多結晶シリコンゲートを打ち返し
、シート抵抗が数百Ω７／口となることも、大きな間層
である。
ＣＭＯ３では特に複雑な製造工程が必要となる。特に、
ソースドレイン形成のイオン注入用マスクがＮチャンネ
ルトランジスタ形成に２回、Ｐチャンネルトランジスタ
形成に１回必要である。これは、半導体集積回路装置の
製造コストを低減することから、簡略にすることが大き
な課題である。また、Ｐチャンネルトランジスタ形成に
て、ボロンによりＮ十多結晶シリコンゲートを打ち返し
、シート抵抗が数百Ω７／口となることも、大きな間層
である。
以上のように、高密度ＣＭＯ８集積回路装置を低コスト
で製造するため、簡略な製造方法が要求される。
で製造するため、簡略な製造方法が要求される。
問題点を解決するための手段
本発明はＰ型ウェル及びＮ型ウェルの一方又は両者を有
し、素子分離領域を形成されたシリコン基板の主面に５
絶縁膜を介してＮ型不純物を含む多結晶シリコン膜を形
成する工程と、Ｐ型領域上の前記被膜のパターンを形成
し、Ｎチャンネルトランジスタのゲート電極を形成する
第１のゲート電極パターン形成工程と、前記第１のゲー
ト電極をマスクにして、Ｐ型領域のシリコン基板にリン
イオンを注入し、Ｎ−拡散領域を形成する工程と、二酸
化珪素膜を気相成長法により堆積し、この被膜を異方性
エツチングにより、前記Ｎチャンネルトランジスタのゲ
ート電極に側壁を形成する工程と、前記側壁を有するゲ
ート電極をマスクとして、ヒ素イオンの注入によりソー
スドレインとなるＮ＋拡散領域を形成する工程と、Ｎチ
ャンネル領域をマスクし、Ｐチャンネルトランジスタの
ゲート電極を形成する第２のゲート電極パターン形成工
程と、パターン形成用レジストを残置したまま、Ｐチャ
ンネルトランジスタ領域にＰ型不純物をイオン注入し、
ＰチャンネルトランジスタのソースドレインであるＰ＋
拡散領域を形成する工程とを含む相補型Ｍ ＯＳ集積回
路装置の製造方法である。
し、素子分離領域を形成されたシリコン基板の主面に５
絶縁膜を介してＮ型不純物を含む多結晶シリコン膜を形
成する工程と、Ｐ型領域上の前記被膜のパターンを形成
し、Ｎチャンネルトランジスタのゲート電極を形成する
第１のゲート電極パターン形成工程と、前記第１のゲー
ト電極をマスクにして、Ｐ型領域のシリコン基板にリン
イオンを注入し、Ｎ−拡散領域を形成する工程と、二酸
化珪素膜を気相成長法により堆積し、この被膜を異方性
エツチングにより、前記Ｎチャンネルトランジスタのゲ
ート電極に側壁を形成する工程と、前記側壁を有するゲ
ート電極をマスクとして、ヒ素イオンの注入によりソー
スドレインとなるＮ＋拡散領域を形成する工程と、Ｎチ
ャンネル領域をマスクし、Ｐチャンネルトランジスタの
ゲート電極を形成する第２のゲート電極パターン形成工
程と、パターン形成用レジストを残置したまま、Ｐチャ
ンネルトランジスタ領域にＰ型不純物をイオン注入し、
ＰチャンネルトランジスタのソースドレインであるＰ＋
拡散領域を形成する工程とを含む相補型Ｍ ＯＳ集積回
路装置の製造方法である。
作用
本発明によれば、微細ゲートのＭＯＳトランジスタの信
頼性劣化原因であるホットキャリア効果を改善するため
に必要なＬＤＤ構造の製造方法を簡略化し、ＣＭＯ３集
積回路装置のＰチャンネルトランジスタとＮチャンネル
トランジスタの各々の領域のゲート電極を、２回の写真
食刻工程で形成し、同時に、Ｐチャンネルトランジスタ
のゲートにＰ＋不純物が入るのを防止し、シート抵抗の
増大をも防止する効果が得られた。
頼性劣化原因であるホットキャリア効果を改善するため
に必要なＬＤＤ構造の製造方法を簡略化し、ＣＭＯ３集
積回路装置のＰチャンネルトランジスタとＮチャンネル
トランジスタの各々の領域のゲート電極を、２回の写真
食刻工程で形成し、同時に、Ｐチャンネルトランジスタ
のゲートにＰ＋不純物が入るのを防止し、シート抵抗の
増大をも防止する効果が得られた。
実施例
次に本発明を、実施例のＣＭＯ８集積回路装置の製造方
法により、図面を参照しながら説明する。
法により、図面を参照しながら説明する。
第１図（ａ）〜（ｉ）は本発明実施例のＣＭＯ８集積回
路装置の製造工程順断面である。第３図従来例と同一部
分については同一番号で示した。第１図（ａ）のように
、Ｎ型シリコン基板１にＮ型ウェル３、Ｐ型ウェル２が
各々、４へ一５ミクロンの深さで形成され、さらに素子
分離領域４が形成され、Ｎ型ウェル領域３にはＰチャン
ネルＭＯＳトランジスタ、Ｐ型ウェル領域２にはＮチャ
ンネルＭ ＯＳ ｌ・ランジスタが製作される。次に、
第１図（ｂ）のように、Ｎ型ウェル３には、Ｐチャンネ
ルトランジスタの閾値電圧制御のため、表面層にチャン
ネルドープされ、低濃度のＮ−拡散領域５が形成される
。
路装置の製造工程順断面である。第３図従来例と同一部
分については同一番号で示した。第１図（ａ）のように
、Ｎ型シリコン基板１にＮ型ウェル３、Ｐ型ウェル２が
各々、４へ一５ミクロンの深さで形成され、さらに素子
分離領域４が形成され、Ｎ型ウェル領域３にはＰチャン
ネルＭＯＳトランジスタ、Ｐ型ウェル領域２にはＮチャ
ンネルＭ ＯＳ ｌ・ランジスタが製作される。次に、
第１図（ｂ）のように、Ｎ型ウェル３には、Ｐチャンネ
ルトランジスタの閾値電圧制御のため、表面層にチャン
ネルドープされ、低濃度のＮ−拡散領域５が形成される
。
また、ゲート酸化膜６ａ、６ｂ、多結晶シリコン膜７が
堆積され、この多結晶シリコン膜７にはリンが添加され
ている。シート抵抗は、４０Ω／′口である。次に、フ
ォトレジストマスク２１ａ。
堆積され、この多結晶シリコン膜７にはリンが添加され
ている。シート抵抗は、４０Ω／′口である。次に、フ
ォトレジストマスク２１ａ。
２１ｂを写真食刻法により形成する。ここで、Ｎチャン
ネルトランジスタ側のフォトレジストマスク２１ｂはゲ
ート電極パターンである。（第１のポリシリコンマスク
と称す）。この際、Ｎ型ウェル領域３及び他の配線領域
は、フォト１／シスト２１ａにより被覆しておく。第１
のポリシリコンマスクは少くとも、Ｎチャンネルトラン
ジスタのゲート部を含んでおればよく、多結晶シリコン
の配線部分は第１又は第２のマスクどちらでもよい。次
に、第１図Ｃのように、フォトレジスト２１ａ、２１ｂ
をマスクにして、多結晶シリコン膜７をエツチングし、
続いて、ゲート酸化膜６ｂの露出部を除去する。そして
、Ｎチャンネルトランジスタのソースドレイン領域のＮ
−拡散領域９をリン注入により形成する。次に、第１図
（ｄ）のように、フォトレジストを除去したのち、二酸
化珪素膜８を堆積する。ついで、第１図（ｅ）のように
、二酸化珪素膜８の異方性ドライエツチングにより、Ｎ
チャンネルトランジスタのゲート電極にサイドウオール
８ｂを形成し、同時に、Ｎ型ウェル領域３などの多結晶
シリコン膜７ａ上の二酸化珪素膜を除去する。なお、こ
の部分の多結晶シリコン膜７ａにもサイドウオール８ｃ
が生じる。続いて、ヒ素の注入により、Ｎ十拡散層１０
を形成する。次に、第１図（ｆ）のように、第２のフォ
トレジスト工程により、他の多結晶シリコン膜７ａ上に
レジストパターン２２ａおよびＰ型つェル領域側の全面
フォトレジストマスク２２ｂが形成される。次いで、第
１図（ｇ）のように、ポリシリコン膜７ａおよびゲート
酸化膜６ａのドライエツチングを行い、ＢＦ２＋の注入
により、Ｐ十拡散領域１１が形成される。ＢＦ２＋注入
に際して、フォトレジスト２２ａを残置したまま、注入
を行うことにより、多結晶シリコン膜７ａにボロンが入
ることがなく、したがって、シート抵抗の増大は防止で
きた。分離領域上にサイドウオール８ｃが生じるが、こ
れは後工程の改善及びマスク設計で影響を避けることは
可能である。次に第１図（）１）のように、リン珪酸ガ
ラス１２を堆積し、リフローを行い、表面の凹凸を滑ら
かにする。最後に、第１図（ｉ）のように、アルミニウ
ム層により、電極１３を取り出し、ついで、図示しない
が、表面保護膜を堆積して、チップ工程を完了する。
ネルトランジスタ側のフォトレジストマスク２１ｂはゲ
ート電極パターンである。（第１のポリシリコンマスク
と称す）。この際、Ｎ型ウェル領域３及び他の配線領域
は、フォト１／シスト２１ａにより被覆しておく。第１
のポリシリコンマスクは少くとも、Ｎチャンネルトラン
ジスタのゲート部を含んでおればよく、多結晶シリコン
の配線部分は第１又は第２のマスクどちらでもよい。次
に、第１図Ｃのように、フォトレジスト２１ａ、２１ｂ
をマスクにして、多結晶シリコン膜７をエツチングし、
続いて、ゲート酸化膜６ｂの露出部を除去する。そして
、Ｎチャンネルトランジスタのソースドレイン領域のＮ
−拡散領域９をリン注入により形成する。次に、第１図
（ｄ）のように、フォトレジストを除去したのち、二酸
化珪素膜８を堆積する。ついで、第１図（ｅ）のように
、二酸化珪素膜８の異方性ドライエツチングにより、Ｎ
チャンネルトランジスタのゲート電極にサイドウオール
８ｂを形成し、同時に、Ｎ型ウェル領域３などの多結晶
シリコン膜７ａ上の二酸化珪素膜を除去する。なお、こ
の部分の多結晶シリコン膜７ａにもサイドウオール８ｃ
が生じる。続いて、ヒ素の注入により、Ｎ十拡散層１０
を形成する。次に、第１図（ｆ）のように、第２のフォ
トレジスト工程により、他の多結晶シリコン膜７ａ上に
レジストパターン２２ａおよびＰ型つェル領域側の全面
フォトレジストマスク２２ｂが形成される。次いで、第
１図（ｇ）のように、ポリシリコン膜７ａおよびゲート
酸化膜６ａのドライエツチングを行い、ＢＦ２＋の注入
により、Ｐ十拡散領域１１が形成される。ＢＦ２＋注入
に際して、フォトレジスト２２ａを残置したまま、注入
を行うことにより、多結晶シリコン膜７ａにボロンが入
ることがなく、したがって、シート抵抗の増大は防止で
きた。分離領域上にサイドウオール８ｃが生じるが、こ
れは後工程の改善及びマスク設計で影響を避けることは
可能である。次に第１図（）１）のように、リン珪酸ガ
ラス１２を堆積し、リフローを行い、表面の凹凸を滑ら
かにする。最後に、第１図（ｉ）のように、アルミニウ
ム層により、電極１３を取り出し、ついで、図示しない
が、表面保護膜を堆積して、チップ工程を完了する。
本実施例で示した多結晶シリコン膜７が、多結晶シリコ
ン膜とシリサイドが重畳したポリサイド構造であっても
、同様に適用できる。
ン膜とシリサイドが重畳したポリサイド構造であっても
、同様に適用できる。
本実施例で示した装置において、製作されたＭｏＳトラ
ンジスタの素子特性は、Ｎチャンネルトランジスタは従
来の構造と全く同一であり、ホットキャリアー耐性など
に、特性上の差は観察されない、Ｐチャンネルトランジ
スタについては、サイドウオールがなくなるため、基板
電流が約２倍（実効チャンネル長１．２ミクロン）に増
加するが、素子のチャンネル幅、チャンネル長を最適化
することにより、装置の信頼性への影響を回避できる。
ンジスタの素子特性は、Ｎチャンネルトランジスタは従
来の構造と全く同一であり、ホットキャリアー耐性など
に、特性上の差は観察されない、Ｐチャンネルトランジ
スタについては、サイドウオールがなくなるため、基板
電流が約２倍（実効チャンネル長１．２ミクロン）に増
加するが、素子のチャンネル幅、チャンネル長を最適化
することにより、装置の信頼性への影響を回避できる。
Ｎチャンネルトランジスタ及びＰチャンネルトランジス
タのゲート電極を別々の写真食刻工程により形成するた
め、ゲート電極にスルーホールを開け、アルミニウム電
極を取り出す場合、各々のマスク合せずれが影響するた
め、重ね合せ精度が重視されるが、これはスルーホール
を形成する多結晶シリコンパターンは全て、同一写真食
刻工程でパターン形成し、多結晶シリコンが２回の写真
食刻工程でつながるように分割することにより、対応可
能である。
タのゲート電極を別々の写真食刻工程により形成するた
め、ゲート電極にスルーホールを開け、アルミニウム電
極を取り出す場合、各々のマスク合せずれが影響するた
め、重ね合せ精度が重視されるが、これはスルーホール
を形成する多結晶シリコンパターンは全て、同一写真食
刻工程でパターン形成し、多結晶シリコンが２回の写真
食刻工程でつながるように分割することにより、対応可
能である。
発明の効果
以上のように、本発明によれば、高密度ＣＭＯＳ集積回
路装置の製造工程で、短チヤンネルＭＯＳトランジスタ
、特にＮチャンネルトランジスタのＬＤＤ構造採用によ
っても、その製造工程を簡略にすることができる。同時
に、Ｐチャンネルトランジスタの多結晶シリコンゲート
ヘボロンの注入されるのを防止し、多結晶シリコンのシ
ート抵抗の増大を防止することができる。
路装置の製造工程で、短チヤンネルＭＯＳトランジスタ
、特にＮチャンネルトランジスタのＬＤＤ構造採用によ
っても、その製造工程を簡略にすることができる。同時
に、Ｐチャンネルトランジスタの多結晶シリコンゲート
ヘボロンの注入されるのを防止し、多結晶シリコンのシ
ート抵抗の増大を防止することができる。
第１図（ａ）〜（ｉ）は本発明実施例のＣＭＯ８ｓ積回
路装置の製造工程順断面図、第２図は従来例半導体装置
の構造を示す一部断面図、第３図（ａ）〜（）０は従来
例の製造工程順断面図である。 ６・・・・・・ゲート酸化膜、７・・・・・・多結晶シ
リコン膜、８・・・・・・二酸化珪素膜、９・・・・・
・Ｎ−拡散領域、１０・・・・・・Ｎ十拡散領域、１１
・・・・・・Ｐ十拡散領域、２１・・・・・・第１の多
結晶シリコンパターン形成用のフォトレジストマスク、
２２・・・・・・第２の多結晶シリコンパターン形成用
のフォトレジストマスク。 代理人の氏名 弁理士 中尾敏男 ばか１名３−Ｎ型ウ
ェル ８１）−二酸化埋木 第１図 １３−アルミを極ｌ −シリ
コレ茎板 ２−ｐ型ウェル ３−Ｎ型ウェル ６− ゲート酸化膜 ｔｔ−ｐ” ラ ！−し゛Ｊコン↓板
路装置の製造工程順断面図、第２図は従来例半導体装置
の構造を示す一部断面図、第３図（ａ）〜（）０は従来
例の製造工程順断面図である。 ６・・・・・・ゲート酸化膜、７・・・・・・多結晶シ
リコン膜、８・・・・・・二酸化珪素膜、９・・・・・
・Ｎ−拡散領域、１０・・・・・・Ｎ十拡散領域、１１
・・・・・・Ｐ十拡散領域、２１・・・・・・第１の多
結晶シリコンパターン形成用のフォトレジストマスク、
２２・・・・・・第２の多結晶シリコンパターン形成用
のフォトレジストマスク。 代理人の氏名 弁理士 中尾敏男 ばか１名３−Ｎ型ウ
ェル ８１）−二酸化埋木 第１図 １３−アルミを極ｌ −シリ
コレ茎板 ２−ｐ型ウェル ３−Ｎ型ウェル ６− ゲート酸化膜 ｔｔ−ｐ” ラ ！−し゛Ｊコン↓板
Claims (1)
- Ｐ型ウェル及びＮ型ウェルの一方又は両者を有し、素
子分離領域を形成されたシリコン基板の主面に、絶縁膜
を介してＮ型不純物を含む多結晶シリコン膜又はＮ型不
純物を含む多結晶シリコン膜と金属珪化物を重畳する被
膜を形成する工程と、Ｐ型領域上の前記被膜のパターン
を形成し、Ｎチャンネルトランジスタのゲート電極を形
成する第１のゲート電極パターン形成工程と、前記第１
のゲート電極をマスクにして、Ｐ型領域のシリコン基板
にリンイオンを注入し、Ｎ＾−拡散領域を形成する工程
と、二酸化珪素膜を気相成長法により堆積し、該被膜を
異方性エッチングにより、前記Ｎチャンネルトランジス
タのゲート電極に側壁を形成する工程と、前記側壁を有
するゲート電極をマスクとして、ヒ素イオンの注入によ
りソースドレインとなるＮ＾＋拡散領域を形成する工程
と、Ｎチャンネル領域をマスクしＰチャンネルトランジ
スタのゲート電極を形成する第２のゲート電極パターン
形成工程と、パターン形成用レジストマスクを残置した
まま、Ｐチャンネルトランジスタ領域にＰ型不純物をイ
オン注入し、Ｐチャンネルトランジスタのソースドレイ
ンであるＰ＾＋拡散領域を形成する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014722A JPS63181459A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014722A JPS63181459A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181459A true JPS63181459A (ja) | 1988-07-26 |
Family
ID=11869021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014722A Pending JPS63181459A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181459A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771021A3 (en) * | 1990-06-26 | 1998-01-07 | AT&T Corp. | Transistor fabrication method |
| US6629651B1 (en) | 1997-01-10 | 2003-10-07 | Water Pik, Inc. | Flexible shower arm assembly |
| US9623424B2 (en) | 2006-12-29 | 2017-04-18 | Water Pik, Inc. | Handheld showerhead with mode selector in handle |
| US9700909B2 (en) | 2006-10-09 | 2017-07-11 | Water Pik, Inc. | Shower arm attachment assembly |
| US9795975B2 (en) | 2002-12-10 | 2017-10-24 | Water Pik, Inc. | Dual turbine showerhead |
| USD843549S1 (en) | 2017-07-19 | 2019-03-19 | Water Pik, Inc. | Handheld spray nozzle |
| US10265710B2 (en) | 2016-04-15 | 2019-04-23 | Water Pik, Inc. | Showerhead with dual oscillating massage |
| US10441960B2 (en) | 2016-09-08 | 2019-10-15 | Water Pik, Inc. | Pause assembly for showerheads |
| US10449558B2 (en) | 2016-02-01 | 2019-10-22 | Water Pik, Inc. | Handheld pet spray wand |
| US10478837B2 (en) | 2013-06-13 | 2019-11-19 | Water Pik, Inc. | Method for assembling a showerhead |
| USD872227S1 (en) | 2018-04-20 | 2020-01-07 | Water Pik, Inc. | Handheld spray device |
| US10532369B2 (en) | 2012-06-22 | 2020-01-14 | Water Pik, Inc. | Showerhead bracket |
| US10730061B2 (en) | 2014-10-03 | 2020-08-04 | Water Pik, Inc. | Automatically locking shower arm joint |
| USD970684S1 (en) | 2016-04-15 | 2022-11-22 | Water Pik, Inc. | Showerhead |
-
1987
- 1987-01-23 JP JP62014722A patent/JPS63181459A/ja active Pending
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0771021A3 (en) * | 1990-06-26 | 1998-01-07 | AT&T Corp. | Transistor fabrication method |
| US6629651B1 (en) | 1997-01-10 | 2003-10-07 | Water Pik, Inc. | Flexible shower arm assembly |
| US9795975B2 (en) | 2002-12-10 | 2017-10-24 | Water Pik, Inc. | Dual turbine showerhead |
| US9700909B2 (en) | 2006-10-09 | 2017-07-11 | Water Pik, Inc. | Shower arm attachment assembly |
| US10215309B2 (en) | 2006-10-09 | 2019-02-26 | Water Pik, Inc. | Shower arm attachment assembly |
| US9623424B2 (en) | 2006-12-29 | 2017-04-18 | Water Pik, Inc. | Handheld showerhead with mode selector in handle |
| US9623425B2 (en) | 2006-12-29 | 2017-04-18 | Water Pik, Inc. | Showerhead with rotatable control valve |
| US9636694B2 (en) | 2006-12-29 | 2017-05-02 | Water Pik, Inc. | Showerhead with movable control valve |
| US10532369B2 (en) | 2012-06-22 | 2020-01-14 | Water Pik, Inc. | Showerhead bracket |
| US11173502B2 (en) | 2013-06-13 | 2021-11-16 | Water Pik, Inc. | Showerhead with plurality of modes |
| US10994289B2 (en) | 2013-06-13 | 2021-05-04 | Water Pik, Inc. | Showerhead with turbine driven shutter |
| US10478837B2 (en) | 2013-06-13 | 2019-11-19 | Water Pik, Inc. | Method for assembling a showerhead |
| US10525488B2 (en) | 2013-06-13 | 2020-01-07 | Water Pik, Inc. | Showerhead with engine release assembly |
| US11648573B2 (en) | 2013-06-13 | 2023-05-16 | Water Pik, Inc. | Showerhead |
| US10730061B2 (en) | 2014-10-03 | 2020-08-04 | Water Pik, Inc. | Automatically locking shower arm joint |
| US10449558B2 (en) | 2016-02-01 | 2019-10-22 | Water Pik, Inc. | Handheld pet spray wand |
| US11883834B2 (en) | 2016-02-01 | 2024-01-30 | Water Pik, Inc. | Handheld showerhead with linear nozzle arrays |
| US11413632B2 (en) | 2016-02-01 | 2022-08-16 | Water Pik, Inc. | Handheld showerhead with linear nozzle arrays |
| US11084047B2 (en) | 2016-04-15 | 2021-08-10 | Water Pik, Inc. | Showerhead with dual oscillating massage |
| USD950011S1 (en) | 2016-04-15 | 2022-04-26 | Water Pik, Inc. | Showerhead with dual oscillating massage |
| USD970684S1 (en) | 2016-04-15 | 2022-11-22 | Water Pik, Inc. | Showerhead |
| USD983322S1 (en) | 2016-04-15 | 2023-04-11 | Water Pik, Inc. | Showerhead |
| US10265710B2 (en) | 2016-04-15 | 2019-04-23 | Water Pik, Inc. | Showerhead with dual oscillating massage |
| USD1029184S1 (en) | 2016-04-15 | 2024-05-28 | Water Pik, Inc. | Showerhead |
| US10441960B2 (en) | 2016-09-08 | 2019-10-15 | Water Pik, Inc. | Pause assembly for showerheads |
| US11458488B2 (en) | 2016-09-08 | 2022-10-04 | Water Pik, Inc. | Linearly actuated pause assembly for showerheads |
| US11759801B2 (en) | 2016-09-08 | 2023-09-19 | Water Pik, Inc. | Pause assembly for showerheads |
| USD843549S1 (en) | 2017-07-19 | 2019-03-19 | Water Pik, Inc. | Handheld spray nozzle |
| USD875210S1 (en) | 2017-07-19 | 2020-02-11 | Water Pik, Inc. | Handheld spray nozzle |
| USD912767S1 (en) | 2018-04-20 | 2021-03-09 | Water Pik, Inc. | Handheld spray device |
| USD872227S1 (en) | 2018-04-20 | 2020-01-07 | Water Pik, Inc. | Handheld spray device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05267604A (ja) | 半導体装置の製造方法 | |
| JPS63181459A (ja) | 半導体装置の製造方法 | |
| JPH0648716B2 (ja) | 集積回路装置の製法 | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| JP2672607B2 (ja) | 半導体装置の製造方法 | |
| JPH0629317A (ja) | 半導体装置およびその製造方法 | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| JP3018993B2 (ja) | 半導体装置の製造方法 | |
| JP2906460B2 (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPH0324069B2 (ja) | ||
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2904068B2 (ja) | 半導体装置の製造方法 | |
| JP2754202B2 (ja) | 半導体素子の製造方法 | |
| JP2979864B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2550302B2 (ja) | 半導体装置の製造方法 | |
| JPS6244862B2 (ja) | ||
| JPS6129551B2 (ja) | ||
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| KR100398571B1 (ko) | 복합 반도체 소자의 제조방법 | |
| JPH06196642A (ja) | 半導体装置及びその製造方法 | |
| JPS5935186B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2000114477A (ja) | 半導体記憶装置の製造方法 | |
| JPH09181308A (ja) | 半導体装置及びその製造方法 | |
| JPH0794734A (ja) | 高耐圧トランジスタの製造方法 |