JPH0794734A - 高耐圧トランジスタの製造方法 - Google Patents
高耐圧トランジスタの製造方法Info
- Publication number
- JPH0794734A JPH0794734A JP5261716A JP26171693A JPH0794734A JP H0794734 A JPH0794734 A JP H0794734A JP 5261716 A JP5261716 A JP 5261716A JP 26171693 A JP26171693 A JP 26171693A JP H0794734 A JPH0794734 A JP H0794734A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- gate electrode
- breakdown voltage
- side wall
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 特性、特に耐圧特性のばらつきが少ない高耐
圧トランジスタを製造する。 【構成】 ゲート電極１７に側壁２４を形成した後、ド
レイン側から側壁２４下へ向かう方向に斜めイオン注入
を行って、高耐圧トランジスタのオフセット部としての
拡散層２１を形成する。このため、エッチバックで側壁
２４を形成する際の半導体基板１１のオーバエッチング
量にばらつきがあっても、拡散層２１の不純物濃度プロ
ファイルはオーバエッチング量のばらつきの影響を受け
ず、不純物濃度プロファイルのばらつきが少ない拡散層
２１を形成することができる。
圧トランジスタを製造する。 【構成】 ゲート電極１７に側壁２４を形成した後、ド
レイン側から側壁２４下へ向かう方向に斜めイオン注入
を行って、高耐圧トランジスタのオフセット部としての
拡散層２１を形成する。このため、エッチバックで側壁
２４を形成する際の半導体基板１１のオーバエッチング
量にばらつきがあっても、拡散層２１の不純物濃度プロ
ファイルはオーバエッチング量のばらつきの影響を受け
ず、不純物濃度プロファイルのばらつきが少ない拡散層
２１を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極に側壁を有
する高耐圧トランジスタの製造方法に関するものであ
る。
する高耐圧トランジスタの製造方法に関するものであ
る。
【０００２】
【従来の技術】図５〜８は、ＬＤＤ構造の通常トランジ
スタと高耐圧トランジスタとを１チップに混載する半導
体装置の製造方法の一従来例を示している。この一従来
例では、図５に示す様に、まず半導体基板１１の表面に
フィールド酸化膜１２をＬＯＣＯＳ法等で選択的に形成
して、素子分離領域を区画する。
スタと高耐圧トランジスタとを１チップに混載する半導
体装置の製造方法の一従来例を示している。この一従来
例では、図５に示す様に、まず半導体基板１１の表面に
フィールド酸化膜１２をＬＯＣＯＳ法等で選択的に形成
して、素子分離領域を区画する。
【０００３】その後、レジスト（図示せず）のパターニ
ング及びこのレジストをマスクにしたイオン注入を行っ
て、高耐圧トランジスタ用のウェル１３を形成する。ま
た、別のレジスト（図示せず）のパターニング及びこの
レジストをマスクにしたイオン注入を行って、通常トラ
ンジスタ用のウェル１４とソース／ドレイン間のパンチ
スルー耐圧を高めるための拡散層１５とを形成する。
ング及びこのレジストをマスクにしたイオン注入を行っ
て、高耐圧トランジスタ用のウェル１３を形成する。ま
た、別のレジスト（図示せず）のパターニング及びこの
レジストをマスクにしたイオン注入を行って、通常トラ
ンジスタ用のウェル１４とソース／ドレイン間のパンチ
スルー耐圧を高めるための拡散層１５とを形成する。
【０００４】その後、フィールド酸化膜１２に囲まれて
いる素子活性領域の表面にゲート酸化膜１６を形成し、
更にゲート電極１７を形成する。そして、高耐圧トラン
ジスタのドレイン側の素子活性領域のみを露出させるレ
ジスト１８をパターニングし、このレジスト１８とゲー
ト電極１７及びフィールド酸化膜１２とをマスクにした
イオン注入を行って、拡散層２１を形成する。この拡散
層２１は、高耐圧トランジスタのドレイン側で空乏層を
十分に伸ばすためのオフセット部になる。
いる素子活性領域の表面にゲート酸化膜１６を形成し、
更にゲート電極１７を形成する。そして、高耐圧トラン
ジスタのドレイン側の素子活性領域のみを露出させるレ
ジスト１８をパターニングし、このレジスト１８とゲー
ト電極１７及びフィールド酸化膜１２とをマスクにした
イオン注入を行って、拡散層２１を形成する。この拡散
層２１は、高耐圧トランジスタのドレイン側で空乏層を
十分に伸ばすためのオフセット部になる。
【０００５】次に、図６に示す様に、レジスト１８を除
去し、今度は、通常トランジスタのソース及びドレイン
側の素子活性領域と高耐圧トランジスタのソース側の素
子活性領域とを露出させるレジスト２２をパターニング
する。そして、このレジスト２２とゲート電極１７及び
フィールド酸化膜１２とをマスクにしたイオン注入を行
って、ＬＤＤ構造用の低濃度の拡散層２３を形成する。
この拡散層２３は、高耐圧トランジスタのソース側にも
形成される。
去し、今度は、通常トランジスタのソース及びドレイン
側の素子活性領域と高耐圧トランジスタのソース側の素
子活性領域とを露出させるレジスト２２をパターニング
する。そして、このレジスト２２とゲート電極１７及び
フィールド酸化膜１２とをマスクにしたイオン注入を行
って、ＬＤＤ構造用の低濃度の拡散層２３を形成する。
この拡散層２３は、高耐圧トランジスタのソース側にも
形成される。
【０００６】次に、レジスト２２を除去した後、ＳｉＯ
2 膜をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜の全
面に対するＲＩＥでＳｉＯ2 膜をエッチバックして、図
７に示す様に、ＳｉＯ2 膜から成るＬＤＤ構造用の側壁
２４をゲート電極１７に形成する。この側壁２４は、高
耐圧トランジスタのゲート電極１７にも形成される。
2 膜をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜の全
面に対するＲＩＥでＳｉＯ2 膜をエッチバックして、図
７に示す様に、ＳｉＯ2 膜から成るＬＤＤ構造用の側壁
２４をゲート電極１７に形成する。この側壁２４は、高
耐圧トランジスタのゲート電極１７にも形成される。
【０００７】次に、図８に示す様に、高耐圧トランジス
タ及び通常トランジスタのソース及びドレイン用の素子
活性領域を露出させるレジスト２５をパターニングす
る。そして、このレジスト２５とゲート電極１７、側壁
２４及びフィールド酸化膜１２とをマスクにしたイオン
注入を行って、拡散層２６〜２８を形成する。
タ及び通常トランジスタのソース及びドレイン用の素子
活性領域を露出させるレジスト２５をパターニングす
る。そして、このレジスト２５とゲート電極１７、側壁
２４及びフィールド酸化膜１２とをマスクにしたイオン
注入を行って、拡散層２６〜２８を形成する。
【０００８】以上の様にして、拡散層２６、２７を夫々
ソース及びドレインとする高耐圧トランジスタ３１と、
拡散層２８をソース／ドレインとする通常トランジスタ
３２とを形成する。その後、レジスト２５を除去し、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
ソース及びドレインとする高耐圧トランジスタ３１と、
拡散層２８をソース／ドレインとする通常トランジスタ
３２とを形成する。その後、レジスト２５を除去し、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
【０００９】
【発明が解決しようとする課題】ところが、側壁２４を
形成するためのエッチバック時にオーバエッチングを行
うので、図７からも明らかな様に、半導体基板１１の表
面もエッチングされて、拡散層２１が浅くなる。そし
て、このオーバエッチング量はウェハ間及びウェハ面内
でばらつきがあるので、拡散層２１の不純物濃度プロフ
ァイルもばらつく。従って、上述の一従来例では、特
性、特に耐圧特性のばらつきが少ない高耐圧トランジス
タを製造することが困難であった。
形成するためのエッチバック時にオーバエッチングを行
うので、図７からも明らかな様に、半導体基板１１の表
面もエッチングされて、拡散層２１が浅くなる。そし
て、このオーバエッチング量はウェハ間及びウェハ面内
でばらつきがあるので、拡散層２１の不純物濃度プロフ
ァイルもばらつく。従って、上述の一従来例では、特
性、特に耐圧特性のばらつきが少ない高耐圧トランジス
タを製造することが困難であった。
【００１０】
【課題を解決するための手段】本発明による高耐圧トラ
ンジスタ３１の製造方法は、ゲート電極１７に側壁２４
を形成した後に、ドレイン２７側から前記側壁２４下へ
向かう方向に不純物を斜めイオン注入することによっ
て、チャネル領域と前記ドレイン２７との間のオフセッ
ト部２１を形成することを特徴としている。
ンジスタ３１の製造方法は、ゲート電極１７に側壁２４
を形成した後に、ドレイン２７側から前記側壁２４下へ
向かう方向に不純物を斜めイオン注入することによっ
て、チャネル領域と前記ドレイン２７との間のオフセッ
ト部２１を形成することを特徴としている。
【００１１】
【作用】本発明による高耐圧トランジスタ３１の製造方
法では、ゲート電極１７に側壁２４を形成した後に斜め
イオン注入でオフセット部２１を形成しているので、エ
ッチバックで側壁２４を形成する際の半導体基板１１の
オーバエッチング量にばらつきがあっても、オフセット
部２１の不純物濃度プロファイルはオーバエッチング量
のばらつきの影響を受けず、不純物濃度プロファイルの
ばらつきが少ないオフセット部２１を形成することがで
きる。
法では、ゲート電極１７に側壁２４を形成した後に斜め
イオン注入でオフセット部２１を形成しているので、エ
ッチバックで側壁２４を形成する際の半導体基板１１の
オーバエッチング量にばらつきがあっても、オフセット
部２１の不純物濃度プロファイルはオーバエッチング量
のばらつきの影響を受けず、不純物濃度プロファイルの
ばらつきが少ないオフセット部２１を形成することがで
きる。
【００１２】
【実施例】以下、ＬＤＤ構造の通常トランジスタと高耐
圧トランジスタとを１チップに混載する半導体装置の製
造に適用した本発明の一実施例を、図１〜４を参照しな
がら説明する。なお、図５〜８に示した一従来例と対応
する構成部分には、同一の符号を付してある。
圧トランジスタとを１チップに混載する半導体装置の製
造に適用した本発明の一実施例を、図１〜４を参照しな
がら説明する。なお、図５〜８に示した一従来例と対応
する構成部分には、同一の符号を付してある。
【００１３】本実施例も、ゲート電極１７の形成まで
は、上述の一従来例と実質的に同様の工程を実行する。
しかし、本実施例では、図１に示す様に、その後、通常
トランジスタのソース及びドレイン側の素子活性領域と
高耐圧トランジスタのソース側の素子活性領域とを露出
させるレジスト２２をパターニングする。そして、この
レジスト２２とゲート電極１７及びフィールド酸化膜１
２とをマスクにしたイオン注入を行って、ＬＤＤ構造用
の低濃度の拡散層２３を形成する。この拡散層２３は、
高耐圧トランジスタのソース側にも形成される。
は、上述の一従来例と実質的に同様の工程を実行する。
しかし、本実施例では、図１に示す様に、その後、通常
トランジスタのソース及びドレイン側の素子活性領域と
高耐圧トランジスタのソース側の素子活性領域とを露出
させるレジスト２２をパターニングする。そして、この
レジスト２２とゲート電極１７及びフィールド酸化膜１
２とをマスクにしたイオン注入を行って、ＬＤＤ構造用
の低濃度の拡散層２３を形成する。この拡散層２３は、
高耐圧トランジスタのソース側にも形成される。
【００１４】次に、レジスト２２を除去した後、ＳｉＯ
2 膜をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜の全
面に対するＲＩＥでＳｉＯ2 膜をエッチバックして、図
２に示す様に、ＳｉＯ2 膜から成るＬＤＤ構造用の側壁
２４をゲート電極１７に形成する。この側壁２４は、高
耐圧トランジスタのゲート電極１７にも形成される。
2 膜をＣＶＤ法で全面に堆積させ、このＳｉＯ2 膜の全
面に対するＲＩＥでＳｉＯ2 膜をエッチバックして、図
２に示す様に、ＳｉＯ2 膜から成るＬＤＤ構造用の側壁
２４をゲート電極１７に形成する。この側壁２４は、高
耐圧トランジスタのゲート電極１７にも形成される。
【００１５】次に、図３に示す様に、高耐圧トランジス
タのドレイン側の素子活性領域のみを露出させるレジス
ト１８をパターニングし、このレジスト１８とゲート電
極１７及びフィールド酸化膜１２とをマスクにした斜め
イオン注入を行って、高耐圧トランジスタ３１のオフセ
ット部としての拡散層２１を形成する。この斜めイオン
注入は、高耐圧トランジスタのドレイン側から側壁２４
下へ向かう方向に行う。従って、側壁２４が既に形成さ
れているにも拘らず、拡散層２１は側壁２４下にも形成
される。
タのドレイン側の素子活性領域のみを露出させるレジス
ト１８をパターニングし、このレジスト１８とゲート電
極１７及びフィールド酸化膜１２とをマスクにした斜め
イオン注入を行って、高耐圧トランジスタ３１のオフセ
ット部としての拡散層２１を形成する。この斜めイオン
注入は、高耐圧トランジスタのドレイン側から側壁２４
下へ向かう方向に行う。従って、側壁２４が既に形成さ
れているにも拘らず、拡散層２１は側壁２４下にも形成
される。
【００１６】次に、図４に示す様に、レジスト１８を除
去し、今度は、高耐圧トランジスタ及び通常トランジス
タのソース及びドレイン用の素子活性領域を露出させる
レジスト２５をパターニングする。そして、このレジス
ト２５とゲート電極１７、側壁２４及びフィールド酸化
膜１２とをマスクにしたイオン注入を行って、拡散層２
６〜２８を形成する。
去し、今度は、高耐圧トランジスタ及び通常トランジス
タのソース及びドレイン用の素子活性領域を露出させる
レジスト２５をパターニングする。そして、このレジス
ト２５とゲート電極１７、側壁２４及びフィールド酸化
膜１２とをマスクにしたイオン注入を行って、拡散層２
６〜２８を形成する。
【００１７】以上の様にして、拡散層２６、２７を夫々
ソース及びドレインとする高耐圧トランジスタ３１と、
拡散層２８をソース／ドレインとする通常トランジスタ
３２とを形成する。その後、レジスト２５を除去し、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
ソース及びドレインとする高耐圧トランジスタ３１と、
拡散層２８をソース／ドレインとする通常トランジスタ
３２とを形成する。その後、レジスト２５を除去し、更
に従来公知の工程を実行して、この半導体装置を完成さ
せる。
【００１８】
【発明の効果】本発明による高耐圧トランジスタの製造
方法では、不純物濃度プロファイルのばらつきが少ない
オフセット部を形成することができるので、特性、特に
耐圧特性のばらつきが少ない高耐圧トランジスタを製造
することができる。
方法では、不純物濃度プロファイルのばらつきが少ない
オフセット部を形成することができるので、特性、特に
耐圧特性のばらつきが少ない高耐圧トランジスタを製造
することができる。
【図１】本発明の一実施例の最初の工程を示す側断面図
である。
である。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】本発明の一従来例の最初の工程を示す側断面図
である。
である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
１７ ゲート電極 ２１ 拡散層 ２４ 側壁 ２７ 拡散層 ３１ 高耐圧トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (1)
- 【請求項１】 ゲート電極に側壁を形成した後に、ドレ
イン側から前記側壁下へ向かう方向に不純物を斜めイオ
ン注入することによって、チャネル領域と前記ドレイン
との間のオフセット部を形成することを特徴とする高耐
圧トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261716A JPH0794734A (ja) | 1993-09-24 | 1993-09-24 | 高耐圧トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261716A JPH0794734A (ja) | 1993-09-24 | 1993-09-24 | 高耐圧トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794734A true JPH0794734A (ja) | 1995-04-07 |
Family
ID=17365718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261716A Pending JPH0794734A (ja) | 1993-09-24 | 1993-09-24 | 高耐圧トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1993
- 1993-09-24 JP JP5261716A patent/JPH0794734A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225636A (ja) * | 2009-03-19 | 2010-10-07 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| EP2230686A3 (en) * | 2009-03-19 | 2013-07-03 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8603874B2 (en) | 2009-03-19 | 2013-12-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8741724B2 (en) | 2009-03-19 | 2014-06-03 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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