JPH05267604A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05267604A
JPH05267604A JP4113790A JP11379092A JPH05267604A JP H05267604 A JPH05267604 A JP H05267604A JP 4113790 A JP4113790 A JP 4113790A JP 11379092 A JP11379092 A JP 11379092A JP H05267604 A JPH05267604 A JP H05267604A
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JP
Japan
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film
impurity
conductivity type
photoresist
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JP4113790A
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English (en)
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Kazutoshi Ishii
和敏 石井
Yutaka Saito
豊 斉藤
Yoshikazu Kojima
芳和 小島
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Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS

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Abstract

(57)【要約】 【構成】 半導体基板表面に導電膜あるいは絶縁膜１０
０を形成し、導電膜あるいは絶縁膜１００をフォトレジ
スト１０１で覆った後、フォトレジスト１０１をパター
ニングし所定の領域の導電膜あるいは絶縁膜１００をエ
ッチング除去し、続けてエッチングした領域に第１の不
純物を導入する。次にフォトレジスト１０１を取り除い
た後フォトレジスト１０３を全面に覆った後パターニン
グし、第１の不純物注入領域以外の箇所の導電膜あるい
は絶縁膜１００をエッチング除去した後、エッチングし
た領域に第２の不純物を導入する。 【効果】 （１）フォトリソ工程の減少により、製造工
程のコストダウンに寄与する。（２）フォトレジストを
ゲート電極上または窒化膜に残してイオン注入すること
により、微細化、高集積化が可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＣＭＯ
Ｓ型半導体集積回路装置の不純物領域の形成方法に関す
る。
【０００２】
【従来の技術】図１７（ａ）〜（ｃ）および図１８
（ａ）、（ｂ）に従来の第１のＣＭＯＳ型半導体集積回
路装置のソースおよびドレイン不純物領域を形成する製
造工程順の断面図を示す。第１導電型半導体基板２０１
および該半導体基板と反対導電型を有する第２導電型不
純物領域２０２の表面部にゲート絶縁膜を下部に有する
ゲート電極膜２０３を形成する［図１７（ａ）］。しか
る後第１導電型不純物を導入すべき領域のゲート電極２
０４と第２導電型不純物を導入すべき領域のゲート電極
２０５をフォトレジスト２０６にて同時にパターニング
する。その後ゲート電極部以外をエッチングにて除去す
る［図１７（ｂ）］。しかる後第１導電型不純物を導入
すべき領域をフォトレジスト２０７にてパターニングす
る。しかる後第１導電型不純物をゲート電極２０４に自
己整合的に導入しソース、ドレイン領域２０９を形成す
る［図１７（ｃ）］。同様に第２導電型不純物を導入し
ソース、ドレイン領域２１０を形成する［図１８
（ａ）］。このようにして導入された不純物がＣＭＯＳ
を形成する２種類の導電型トランジスタのソースおよび
ドレイン不純物領域２０９、２１０を形成する［図１８
（ｂ）］。
【０００３】図１９（ａ）〜（ｅ）に従来のＣＭＯＳ型
半導体集積回路装置の素子分離用不純物領域を形成する
製造工程順の断面図を示す。第１導電型半導体基板２０
１および該半導体基板と反対導電型を有する第２導電型
不純物領域２０２の表面部にＰＡＤ酸化膜を下部に有す
る耐酸化剤としての窒化膜２１１を形成する［図１９
（ａ）］。しかる後第１導電型素子形成領域２１２と第
２導電型素子形成領域２１３上にフォトレジスト２１４
を残すよう同時にパターニングする。その後素子形成領
域部以外をエッチングにて除去する［図１９（ｂ）］。
フォトレジスト２１４を除去したのち第１導電型不純物
を導入すべき領域をフォトレジスト２１５にてパターニ
ングする。しかる後第１導電型不純物を素子形成領域２
１２に自己整合的に導入する［図１９（ｃ）］。同様に
第２導電型不純物を導入する［図１９（ｄ）］。このよ
うにして導入された不純物がＣＭＯＳを形成する２種類
の導電型トランジスタの素子分離用不純物領域２１６、
２１７を形成する［図１９（ｅ）］。
【０００４】図２０（ａ）、（ｂ）および図２１（ａ）
〜（ｃ）に従来の第３のＣＭＯＳ型半導体集積回路装置
のメタル配線とのコンタクト用不純物領域を形成する製
造工程順の断面図を示す。第１導電型半導体基板２０１
および該半導体基板と反対導電型を有する第２導電型不
純物領域２０２の表面部にソース、ドレイン領域を形成
する第１導電型不純物領域２１８および第２導電型不純
物領域２１９を下部に有する絶縁膜２２０を形成する
［図２０（ａ）］。しかる後第１の層間絶縁膜２２１お
よび第２の層間絶縁膜２２２をフォトレジスト２２３に
て同時にパターニングする。その後第１、第２の層間絶
縁膜２２１、２２２以外をエッチングにて除去する［図
２０（ｂ）］。
【０００５】フォトレジスト２２３を除去したのち、第
１導電型不純物を導入すべき領域をフォトレジスト２２
４にてパターニングする。しかる後第１導電型不純物を
層間絶縁膜２２１に自己整合的に導入し不純物濃度の濃
い領域２２５を形成する［図２１（ａ）］。同様に第２
導電型不純物を導入し不純物濃度の濃い領域２２６を形
成する［図２１（ｂ）］。このようにして導入された不
純物が、ＣＭＯＳを形成する２種類の導電型トランジス
タの２種類の導電型の不純物領域２２５、２２６とメタ
ル配線とのコンタクト抵抗を低減する［図２１
（ｃ）］。
【０００６】
【発明が解決しようとする課題】上記従来の第１の製造
方法においては、ＰＯＬＹ−Ｓｉ膜をパターニング、エ
ッチングしゲート電極を形成した後、第１の不純物領域
設定用領域を露出させてフォトレジストをパターニング
し第１の不純物を導入して第１の不純物領域を形成し、
次に第２の不純物領域設定用領域を露出させてフォトレ
ジストをパターニングし第２の不純物を導入して第２の
不純物領域を形成していた。また上記従来の第２の製造
方法においては、窒化膜をパターニング、エッチングし
素子形成用領域上に形成した後、第１の素子分離用不純
物領域設定用領域を露出させてフォトレジストをパター
ニングし第１の不純物を導入して第１の素子分離用不純
物領域を形成し、次に第２の素子分離用不純物領域設定
用領域を露出させてフォトレジストをパターニングし第
２の不純物を導入して第２の素子分離用不純物領域を形
成していた。また上記従来の第３の製造方法において
は、絶縁膜をパターニング、エッチングしソース、ドレ
インに対するコンタクトホールを形成した後、第１のコ
ンタクト抵抗低減用不純物領域設定用領域を露出させて
フォトレジストをパターニングし第１の不純物を導入し
て第１のコンタクト抵抗低減用不純物領域を形成し、次
に第２のコンタクト抵抗低減用不純物領域設定用領域を
露出させてフォトレジストをパターニングし第２の不純
物を導入して第２のコンタクト抵抗低減用不純物領域を
形成していた。
【０００７】このため上記従来の製造方法においては３
回ものフォトレジストをパターニングする工程が必要で
あるという課題がある。
【０００８】
【課題を解決するための手段】本発明では上記課題を解
決するためＣＭＯＳ型半導体集積回路装置のソース、ド
レイン不純物領域を形成する工程においては第１のフォ
トレジストを用いて第１の不純物領域設定用領域をパタ
ーニング、エッチングしてゲート電極、配線領域を形成
した後第１のフォトレジストを残したまま第１の不純物
を導入し、次に第２のフォトレジストを用いて第２の不
純物領域設定用領域をパターニング、エッチングしてゲ
ート電極、配線領域を形成した後第２のフォトレジスト
を残したまま第２の不純物を導入するという手段を取っ
た。
【０００９】またＣＭＯＳ型半導体集積回路装置の素子
分離用不純物領域を形成する工程においては第１の不純
物を導入する工程で第１の不純物領域設定用領域を第１
のフォトレジストを用いてパターニング、エッチングし
酸化マスク窒化膜を形成した後第１の不純物を導入し、
第２の不純物を導入する工程で第２の不純物領域設定用
領域を第２のフォトレジストを用いてパターニング、エ
ッチングし酸化マスク窒化膜を形成した後第２の不純物
を導入するという手段をとった。
【００１０】さらにＣＭＯＳ型半導体集積回路装置のコ
ンタクト抵抗低減用不純物領域を形成する工程において
は第１の不純物を導入する工程で第１の不純物領域設定
用領域を第１のフォトレジストを用いてパターニング、
エッチングしコンタクトホールを形成した後第１の不純
物を導入し、第２の不純物を導入する工程で第２の不純
物領域設定用領域を第２のフォトレジストを用いてパタ
ーニング、エッチングしコンタクトホールを形成した後
第２の不純物を導入するという手段を取った。
【００１１】
【作用】上記手段を取ることでソースおよびドレイン不
純物領域形成工程においてフォトレジストをパターニン
グする工程を１工程減ずることが可能となり、また素子
分離用不純物領域形成工程においてもフォトレジストを
パターニングする工程を１工程減ずることが可能とな
り、さらにコンタクト抵抗低減用不純物領域形成工程に
おいてもフォトレジストをパターニングする工程を１工
程減ずることが可能となる。
【００１２】また上記手段を取ることでソースおよびド
レイン不純物領域形成工程においてはイオン注入等で不
純物を導入する場合、ゲート電極に対して自己整合的に
導入するが、ゲート電極上にフォトレジストを残したま
まイオン注入できる。また上記手段を取ることで素子分
離用不純物領域形成工程（ＬＯＣＯＳ工程）においては
イオン注入等で不純物を導入する場合、素子形成領域
（酸化マスク窒化膜）に対して自己整合的に導入する
が、素子形成領域膜（酸化マスク窒化膜）上にフォトレ
ジストを残したままイオン注入できる。
【００１３】
【実施例】以下、本発明を図面に基ずいて詳細に説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例の半導
体装置の不純物領域を形成するための製造方法の製造工
程順の断面図である。半導体基板１の表面上に、第１の
膜（導電膜、半導体膜あるいは絶縁膜）１００を形成す
る［図１（ａ）］。この上にフォトレジスト１０１をパ
ターニングし所定の領域のフォトレジスト１０１を現像
にて除去した後、フォトレジストを除去した部分の第１
の膜１００をエッチング除去する。続けてエッチング除
去した部分の半導体基板表面に第１の不純物を注入する
［図１（ｂ）］。次にフォトレジスト１０１を取り除い
た後、フォトレジスト１０３を全面に覆った後パターニ
ングし第１の不純物を注入した領域とは別の所定の領域
上のフォトレジスト１０３を取り除く。フォトレジスト
１０３を除去した部分の第１の膜１００をエッチング除
去し、続けてエッチング除去した部分の半導体基板表面
に第２の不純物を注入する［図１（ｃ）］。
【００１４】このようにすることで半導体基板表面に異
なる不純物領域を形成したい場合に、少ないマスク工程
ででき、またイオン注入する場合には、フォトレジスト
を第１の膜１００上に残したまま行うので、第１の膜１
００のみをマスクとしてイオン注入する場合に比べより
よくマスクすることができる。図２（ａ）、（ｂ）およ
び図３（ａ）、（ｂ）は本発明の第２の実施例でＣＭＯ
Ｓ型半導体集積回路装置のソース、ドレインおよび配
線、抵抗用不純物領域とゲート電極およびＰＯＬＹ−Ｓ
ｉ配線膜を形成するための製造方法の製造工程順の断面
図である。
【００１５】第１導電型半導体基板１および該半導体基
板と反対導電型を有する半導体基板表面に設けられた第
２導電型不純物領域２（ウエル）の表面上に設けられた
ゲート絶縁膜３を下部に有するＰＯＬＹ−Ｓｉ膜４を形
成する［図２（ａ）］。次に、第１導電型不純物領域
（ソース、ドレイン）５を形成するためのマスク領域上
にフォトレジスト６を形成する。このとき同時に第１導
電型不純物領域（ソース、ドレイン）５のゲート電極と
なる領域７および第１の配線領域８にもフォトレジスト
６を形成する。その後第１導電型不純物領域（ソース、
ドレイン）５となる領域上および不要の領域のＰＯＬＹ
−Ｓｉ膜４をエッチングにて除去する。しかる後第１導
電型不純物をゲート電極となる領域７に対して自己整合
的に導入し第１導電型不純物領域（ソース、ドレイン）
５を形成する［図２（ｂ）］。
【００１６】次に、フォトレジスト６を取り除いた後第
２導電型不純物領域（ソース、ドレイン）１０を形成す
るためのマスク領域上にフォトレジスト１１を形成す
る。このとき同時に第２導電型不純物領域（ソース、ド
レイン）１０のゲート電極となる領域１３および第２の
配線領域１４にもフォトレジストを形成する。その後第
２導電型不純物領域（ソース、ドレイン）１０となる領
域および所定の領域のＰＯＬＹ−Ｓｉ膜４をエッチング
にて除去する。しかる後第２導電型不純物をゲート電極
となる領域１３に対して自己整合的に導入し第２導電型
不純物領域（ソース、ドレイン）１０を形成する［図３
（ａ）］。
【００１７】最後にフォトレジストを取り除くと、この
ようにしてエッチングされたＰＯＬＹ−Ｓｉ膜４がＣＭ
ＯＳを構成する２種類の導電型トランジスタのゲート電
極２４、２５およびＰＯＬＹ−Ｓｉ配線膜２６、２７と
なる。また、上記のように形成された不純物領域がＣＭ
ＯＳを構成する２種類の導電型トランジスタのソースお
よびドレイン不純物領域１６、１７および配線、抵抗等
の不純物領域１８となる［図３（ｂ）］。
【００１８】つまり、本発明の第２の実施例はＣＭＯＳ
を形成する２種類の導電型トランジスタのソース、ドレ
イン不純物領域およびゲート電極を少ないフォトレジス
トパターニング工程で形成することを可能としたもので
ある。また、ここでは図示しないが本発明の第２の実施
例について第１導電型不純物領域（ソース、ドレイン）
５のゲート電極となる領域７と第２導電型不純物領域
（ソース、ドレイン）１０のゲート電極となる領域１３
は異なるエッチング条件で形成できる。つまり、ゲート
電極２４、２５は同一マスク長で設計しても異なる最終
加工長で形成できるので今後の微細化に有効な手段であ
る。
【００１９】また、ここでは図示しないが本発明の第２
の実施例はソース、ドレイン不純物領域１６、１７を３
度以上の不純物導入で形成する場合、斜め方向からのイ
オンインプラで形成する場合についても効果がある。ま
た、ここでは図示しないが本発明の第２の実施例はソー
ス、ドレイン不純物領域１６、１７を２種類の導電型の
不純物導入で形成する場合（ＤＳＡ構造またはＤＭＯ
Ｓ）についても効果がある。
【００２０】また、ここでは図示しないが本発明の第２
の実施例での不純物導入はイオンインプラ法、プリデポ
法、ＭＬＤ法等のいずれの方法を用いてもよいが、イオ
ンインプラ法を用いると他の方法より発明の効果が顕著
である。また、ここでは図示しないが本発明の第２の実
施例において第２導電型不純物領域１０および所定の領
域のＰＯＬＹ−Ｓｉ膜４をエッチングする際、ＰＯＬＹ
−Ｓｉ膜４の側壁に酸化物または化合物が生成されてい
ることがあるため等方性のエッチングガス（ＳＦ6 ，Ｃ
Ｆ4 ，ＮＦ3 ）を用いるとエッチング残査の発生を抑制
出来る。
【００２１】さらにここでは図示しないが本発明の第２
の実施例において、半導体基板１を絶縁膜上に形成する
構成の基板（ＳＯＩ基板、ＳＩＭＯＸ基板）としても本
発明は効果がある。また、この方法は半導体基板１を半
導体薄膜基板とした場合（ＴＦＴ構造）、半導体薄膜が
半導体基板とゲート電極とを兼ねる場合にも効果があ
る。
【００２２】さらにまた、ここでは図示しないが本発明
の第２の実施例において、異なる多数の領域にそれぞれ
異なる不純物を自己整合的に導入する場合にも効果があ
る。またさらに、ここでは図示しないが本発明の第２の
実施例において、ゲート電極および配線層が多層形成さ
れている場合についても効果がある。特に、多層ＰＯＬ
Ｙ−Ｓｉ膜を同一マスクでエッチングする場合に効果が
ある。
【００２３】図４（ａ）、（ｂ）は本発明の第３の実施
例のＣＭＯＳ型半導体集積回路装置のＬＤＤ不純物領域
を一方の導電型トランジスタに形成するための製造方法
の製造工程順の断面図である。本発明の第２の実施例
［図２（ｂ）］において、第１導電型不純物領域５上の
ＰＯＬＹ−Ｓｉ膜４をエッチングし第１導電型不純物を
導入し第１導電型のうすい不純物領域（ＬＤＤ）１１０
を形成した後フォトレジスト６を除去し、ＬＤＤ構造の
形成あるいはチャネリングの防止、ゲート酸化膜端部の
欠陥発生の防止のために絶縁膜である熱酸化膜を約８０
０℃の温度で、２０ｎｍ程度の厚さに形成し、第１導電
型不純物を導入し濃い不純物領域を形成する［図４
（ａ）］。この後、第２導電型不純物領域１０および所
定の領域のＰＯＬＹ−Ｓｉ膜４の膜上と側壁の熱酸化膜
あるいは絶縁膜１９をウエットエッチング等の方法で取
り除き、第２導電型不純物領域１０および所定の領域の
ＰＯＬＹ−Ｓｉ膜４をエッチングする。しかる後、第２
導電型不純物をゲート電極となる領域１３に対して自己
整合的に導入する［図４（ｂ）］。ここで、図示しない
が第１導電型不純物領域５上のＰＯＬＹ−Ｓｉ膜４をエ
ッチングした後にもＰＯＬＹ−Ｓｉ膜４上に絶縁膜を形
成し、不純物を導入する場合もある。
【００２４】図５（ａ）は本発明の第２の実施例の図２
（ｂ）のＡ部の、図５（ｂ）は図３（ａ）のＢ部の拡大
図である。本発明の第２の実施例において、第１導電型
不純物領域５上および所定の領域のＰＯＬＹ−Ｓｉ膜４
のエッチング領域２０と第２導電型不純物領域１０およ
び所定の領域のＰＯＬＹ−Ｓｉ膜４のエッチング領域２
１は、重複するエッチング領域２２が必要である。この
重複する領域２２の幅は、エッチング残りを生じさせな
いため少なくともマスク合わせ精度以上必要となる。ま
た、第２導電型不純物領域１０上および所定の領域のＰ
ＯＬＹ−Ｓｉ膜４をエッチングする際、重複するエッチ
ング領域２２はＰＯＬＹ−Ｓｉ膜と下地酸化膜との選択
比にもよるが厚い酸化膜（素子分離用酸化膜）１１３上
に設定するのが望ましい。
【００２５】つまり本発明の第４の実施例は、ＰＯＬＹ
−Ｓｉ膜４のエッチング領域に重複する領域２２をマス
ク合わせ精度以上設定しエッチング残りの発生を防止し
たため本発明の第２の実施例の効果をより顕著にした。
図５（ａ）、（ｂ）は本発明の第２の実施例の図２
（ｂ）、（ｃ）において用いられるマスクパターン図で
ある。
【００２６】本発明の第２の実施例において、第１導電
型不純物領域（ソース、ドレイン）５とゲート電極とな
る領域７を形成するための第１のマスクパターンは、従
来第１の導電型不純物領域（ソース、ドレイン）５を形
成するために用いていたマスク寸法をマスク合わせ精度
分アンダーサイズしたマスク設計データと、同じく従来
ゲート電極となる領域７、１３と配線領域８、１４を作
るためのマスク設計データをたし合わせることにより容
易に設計することができる［図５（ａ）］。
【００２７】次に、第２導電型不純物領域（ソース、ド
レイン）１０とゲート電極となる領域１３と第２の配線
領域１４を形成するための第２のマスクパターンも又、
従来用いていた第１導電型不純物領域（ソース、ドレイ
ン）５を作るためのマスク設計データと、同じく従来に
おいて用いていたゲート電極となる領域７、１３と配線
領域８、１４を作るためのマスク設計データをたし合わ
せることにより容易に設計することができる。
【００２８】つまり、図５（ａ）、（ｂ）は従来の製造
方法で形成されていたＣＭＯＳ型半導体集積回路装置を
本発明の第２の実施例の製造方法で容易に形成すること
を示したものであり、また従来の設計方法に簡単なソフ
ト処理を加えるだけで本発明の第２の実施例の製造方法
用ＣＭＯＳ型半導体集積回路装置のマスクを設計するこ
とを可能にしたものである。
【００２９】さらに、本発明の第２の実施例において、
第１の配線層８および第２の配線層１４との接続部の配
線層の幅２３は、マスク合わせずれにより接続部の電気
抵抗が増大する可能性があるため本来特性上必要な幅よ
り少なくとも合わせ精度の２倍分太くする必要がある。
参考のため正確にマスクが合った場合と大幅にマスクが
ずれた場合の平面図を図示する［図７（ａ）、
（ｂ）］。
【００３０】図８（ａ）、（ｂ）および図９（ａ）、
（ｂ）は本発明の第４の実施例のＣＭＯＳ型半導体集積
回路装置の素子分離、配線、抵抗用不純物領域および素
子形成領域を形成するための製造方法の製造工程順の断
面図である。第１導電型半導体基板１および該半導体基
板と反対導電型を有する第２導電型不純物領域２（ウエ
ル）の表面部にＰＡＤ酸化膜３０を下部に有する窒化膜
３１を形成する［図８（ａ）］。しかる後窒化膜３１の
上にフォトレジスト３３を形成させる。次にこのフォト
レジスト３３をパターニングして、後で形成される第１
導電型素子分離用不純物領域３２上と、配線、抵抗領域
３５上のフォトレジストを取り除く。この後エッチング
により第１導電型素子分離用不純物領域３２配線、抵抗
領域３５上の窒化膜を除去する。しかる後残った窒化膜
およびフォトレジストをマスクとして第１導電型不純物
を導入し第１導電型素子分離用不純物領域３２および配
線、抵抗用不純物領域３５を形成する［図８（ｂ）］。
【００３１】次に、フォトレジスト３３を除去した後、
フォトレジスト３８を全面に形成する。このフォトレジ
スト３８をパターニングして、後で形成される第２導電
型素子分離用不純物領域３７上と、配線、抵抗領域４０
上のフォトレジストを取り除く。その後エッチングによ
り、第２導電型素子分離用不純物領域３７、配線、抵抗
領域４０上の窒化膜を除去する。しかる後残った窒化膜
およびフォトレジストをマスクとして第２導電型不純物
を導入し第２導電型素子分離用不純物領域３７および配
線、抵抗用不純物領域４０を形成する［図９（ａ）］。
最後にフォトレジスト３８を取り除く。
【００３２】このようにして形成された不純物領域およ
び窒化膜がＣＭＯＳを形成する２種類の導電型のトラン
ジスタ間および各導電型のトランジスタ間の素子分離用
不純物領域４２、４３、配線、抵抗等の不純物領域４４
および素子形成領域形成用窒化膜７５を形成する［図９
（ｂ）］。つまり本発明の第４の実施例は、ＣＭＯＳを
形成する２種類の導電型トランジスタの素子分離用不純
物領域を少ないフォトレジストパターニング工程で形成
することを可能としたものである。
【００３３】またここでは図示しないが本発明の第４の
実施例において、特にＮ型半導体基板を用いた場合、Ｐ
型不純物領域（Ｐウエル）の表面部の素子分離領域は熱
酸化（ＬＯＣＯＳ酸化）膜との界面付近の不純物濃度が
低下する（偏析現象）。一方、Ｐ型半導体基板を用いた
場合、Ｎ型不純物領域（Ｎウエル）の表面部の素子分離
領域は熱酸化（ＬＯＣＯＳ酸化）膜との界面付近の不純
物濃度が増加する（偏析現象）。このため、Ｎ型半導体
基板を用いた場合は、２種類の導電型の素子分離用不純
物領域形成工程が必要となる。したがって、本発明の第
４の実施例の効果がより顕著となる。
【００３４】また、ここでは図示しないが本発明の第４
の実施例での不純物導入はイオンインプラ法、プリデポ
法、ＭＬＤ法等のいずれの方法を用いてもよいが、イオ
ンインプラ法を用いると他の方法より発明の効果が顕著
である。またここでは図示しないが本発明の第４の実施
例において、第２導電型素子分離用不純物領域３７上の
および所定の領域の窒化膜３１をエッチングする際、窒
化膜の側壁に酸化物または化合物が生成されていること
があるため等方性のエッチングガス（ＳＦ6 ，ＣＦ4 ，
ＮＦ3 ）を用いるとエッチング残査の発生を抑制出来る
ので他の方法より発明の効果が顕著である。
【００３５】さらにここでは図示しないが本発明の第４
の実施例において、第１導電型半導体基板１を絶縁膜上
に形成する構成の基板（ＳＯＩ基板、ＳＩＭＯＸ基板）
としても効果がある。また、ここでは図示しないが本発
明の第４の実施例は第１導電型半導体基板１を半導体薄
膜基板とした場合（ＴＦＴ構造）、半導体薄膜基板が半
導体基板とゲート電極とを兼ねる場合にも効果がある。
【００３６】またさらに本発明の第４の実施例におい
て、異なる多数の領域にそれぞれ異なる不純物を自己整
合的に導入し素子分離用不純物領域を形成する場合にも
有効である。またさらに、ここでは図示しないが本発明
の第４の実施例において、素子分離領域形成用膜が多層
形成されている場合についても発明の効果が顕著であ
る。
【００３７】図１０（ａ）は本発明の第４の実施例の製
造方法の製造工程順の断面図である。図７（ｂ）のＣ部
の図８（ｂ）、（ｃ）は図７（ｃ）のＤ部の断面図であ
る。本発明の第４の実施例において、第１導電型素子分
離用不純物領域３２および所定の領域の窒化膜３１のエ
ッチング領域４５と第２導電型素子分離用不純物領域３
７および所定の領域の窒化膜３１のエッチング領域４６
は、重複するエッチング領域４７が必要である。この重
複する領域４７の幅は、エッチング残りを生じさせない
ため少なくともマスク合わせ精度以上必要となる。
【００３８】つまり本発明の第４の実施例において、２
回に分けて窒化膜４をエッチングする際に重複する領域
４７をマスク合わせ精度以上設定しエッチング残りの発
生を防止するようにする。また、本発明の第４の実施例
において第２導電型素子分離用不純物領域３７および所
定の領域上の窒化膜３１をエッチングする際、重複する
エッチング領域４７のＰＡＤ酸化膜３０の膜厚は、窒化
膜３１とＰＡＤ酸化膜３０との膜厚比および選択比（エ
ッチングレートの比）を考慮して設定する。これは、Ｐ
ＡＤ酸化膜３０の膜厚が薄すぎると窒化膜エッチング時
に半導体基板までエッチングされる恐れが生ずるからで
ある［図１０（ｃ）］。窒化膜とＰＡＤ酸化膜との選択
比が３：１の場合、窒化膜厚が１５０ｎｍならＰＡＤ酸
化膜厚は少なくとも５０ｎｍ以上に設定する必要があ
る。
【００３９】図１１（ａ）、（ｂ）は本発明の第４の実
施例の半導体装置の素子分離、配線、抵抗用不純物領域
および素子形成領域を形成するための製造に用いられる
第１、第２のマスクパターン図である。図１１（ａ）に
おいて、第１導電型素子分離用不純物領域３２と、第１
導電型素子分離用不純物領域３２に囲まれた素子形成領
域となる領域３４と、配線、抵抗領域３５等を形成する
ための第１のマスクパターンは、従来用いていた第１導
電型素子分離用不純物領域３２、３５を形成するための
マスク寸法をマスク精度分アンダーサイズしたマスク設
計データと、同じく従来用いていた素子形成領域となる
領域３４、３９と配線、抵抗領域４０を形成するための
マスク設計データをたし合わせることにより容易に設計
することができる。
【００４０】次に、図１１（ｂ）において第２導電型素
子分離用不純物領域３７と第２導電型素子分離用不純物
領域３７に囲まれた素子形成領域となる領域３９と配
線、抵抗領域４０を形成するための第２のマスクパター
ンは、従来用いていた第１導電型素子分離用不純物領域
３２を形成するためのマスク設計データと、素子形成領
域となる領域３４、３９と配線、抵抗領域３５を作るた
めのマスク設計データをたし合わせることで容易に設計
することができる。
【００４１】つまり本発明の第４の実施例において、Ｃ
ＭＯＳ型半導体集積回路装置の従来の製造方法用マスク
を本発明の第４の実施例のＣＭＯＳ型半導体集積回路装
置の製造方法用マスクに置き換えるだけでＣＭＯＳ型半
導体集積回路装置を容易に形成することを可能にしたも
のであり、また従来の設計方法に簡単なソフト処理を加
えるだけで本発明の第４の実施例の製造方法用ＣＭＯＳ
型半導体集積回路装置のマスクを設計することを可能に
したものである。
【００４２】さらに、ここでは図示しないが本発明の第
４の実施例は、半導体基板に溝を掘る素子分離法（トレ
ンチ素子分離）についても発明の効果が顕著である。ま
た、ここでは図示しないが本発明の第４の実施例におい
て、第１導電型半導体基板１を絶縁膜上に形成する構成
の基板（ＳＯＩ基板、ＳＩＭＯＸ基板）としても効果が
ある。
【００４３】図１２は本発明の第５の実施例で第４の実
施例を高耐圧ＣＭＯＳ用型半導体集積回路装置の素子分
離、配線、抵抗用不純物領域および素子形成領域を形成
するための製造方法に用いた場合の製造工程の断面図の
一部である。本発明の第４の実施例において、第１導電
型素子分離用不純物領域３２および第２導電型素子分離
用不純物領域３３を図１２においてはＣＭＯＳ型半導体
集積回路装置のソース、ドレイン（ＬＤＤ領域）８２、
８３および第１、第２導電型素子分離領域４８、４９用
に形成する。この場合、第１導電型素子分離用不純物領
域および第２導電型素子分離用不純物領域で形成される
ＬＤＤソース・ドレイン領域を熱酸化（ＬＯＣＯＳ酸
化、膜厚６０ｎｍ〜１１０ｎｍ）することにより高耐圧
用（５〜１００Ｖ）ＣＭＯＳ型半導体集積回路装置のソ
ース、ドレイン（ＬＤＤ領域）８２、８３が形成される
［図１２］。また、該熱酸化（ＬＯＣＯＳ酸化）は論理
回路用ＣＭＯＳ型半導体集積回路装置の素子分離領域形
成時の熱酸化（ＬＯＣＯＳ酸化）と同時に行うため、高
耐圧用（５〜１００Ｖ）ＣＭＯＳ型半導体集積回路装置
と論理回路用ＣＭＯＳ型半導体集積回路装置はマスク工
程を増やさずに同一半導体基板上に形成できる。
【００４４】つまり本発明の第５の実施例は、第１導電
型素子分離用不純物領域４８および第２導電型素子分離
用不純物領域４９をＣＭＯＳ型半導体集積回路装置のソ
ース、ドレイン（ＬＤＤ領域）用および論理回路用ＣＭ
ＯＳ型半導体集積回路装置の素子分離領域用に形成する
ため少なくとも異なる２種類の導電型の不純物領域が必
要となるので、本発明の第４の実施例の効果がより顕著
である。
【００４５】図１３（ａ）、（ｂ）および図１４
（ａ）、（ｂ）は本発明の第６の実施例のＣＭＯＳ型半
導体集積回路装置のメタル配線とのコンタクト用不純物
領域および層間絶縁膜を形成するための製造方法の製造
工程順の断面図である。第１導電型半導体基板１および
該半導体基板と反対導電型を有する第２導電型不純物領
域２（ウエル）の表面部に形成された第１導電型の不純
物領域５０（ソース、ドレイン）を有する第１導電型ト
ランジスタおよび第２導電型の不純物領域５１（ソー
ス、ドレイン）を有する第２導電型トランジスタ上に絶
縁膜５２を形成する［図１３（ａ）］。しかる後メタル
配線とのコンタクト用第１導電型不純物領域５３を形成
するためのマスク領域をフォトレジスト５４にて形成す
る。その後メタル配線とのコンタクト用第１導電型不純
物領域５３および所定の領域の絶縁膜５２をエッチング
にて除去する。この時残った絶縁膜は層間絶縁膜５５と
なる。しかる後第１導電型不純物を導入し第１導電型不
純物領域５３を形成する［図１３（ｂ）］。
【００４６】次に、メタル配線とのコンタクト用第２導
電型不純物領域５７を形成するためのマスク領域をフォ
トレジスト５８にて形成する。その後メタル配線とのコ
ンタクト用第２導電型不純物領域５７および所定の領域
の絶縁膜５２をエッチングにて除去する。この時残った
絶縁膜は層間絶縁膜５９となる。しかる後第２導電型不
純物を導入し第２導電型不純物領域５７を形成する［図
１４（ａ）］。
【００４７】このようにして形成された不純物領域５
３、５７がＣＭＯＳを形成する２種類の導電型トランジ
スタの２種類の導電型の不純物領域５０、５１とメタル
配線とのコンタクト抵抗を低減する［図１４（ｂ）］。
つまり本発明の第６の実施例は、ＣＭＯＳを形成する２
種類の導電型トランジスタの２種類の導電型の不純物領
域５０、５１とメタル配線とのコンタクト抵抗を少ない
フォトレジストパターニング工程で低減することを可能
としたものである。
【００４８】またここでは図示しないが本発明の第６の
実施例において、不純物導入はイオンインプラ法、プリ
デポ法、ＭＬＤ法等のいずれの方法を用いてもよいがイ
オンインプラ法を用いると発明の効果がより顕著であ
る。またここでは図示しないが本発明の第６の実施例に
おいて、第１導電型半導体基板１を絶縁膜上に形成する
構成の基板（ＳＯＩ基板、ＳＩＭＯＸ基板）としても発
明の効果がある。
【００４９】図１５（ａ）、（ｂ）および図１６
（ａ）、（ｂ）は本発明の第７の実施例のＣＭＯＳ型半
導体集積回路装置のＬＤＤ不純物領域とゲート電極およ
びＰＯＬＹ−Ｓｉ配線膜を形成するための製造方法の製
造工程順の断面図である。第１導電型半導体基板１およ
び該半導体基板と反対導電型を有する第２導電型不純物
領域２（ウエル）の表面部に形成されたゲート絶縁膜３
上にＰＯＬＹ−Ｓｉ膜４を形成する［図１５（ａ）］。
【００５０】次に、第１導電型ＬＤＤ不純物領域（ソー
ス、ドレイン）９０を形成するためのマスク領域をフォ
トレジスト９１にて形成する。このとき同時に第１導電
型ＬＤＤ不純物領域（ソース、ドレイン）９０のゲート
電極となる領域９２および第１の配線領域９３もフォト
レジストにてマスクする。その後第１導電型ＬＤＤ不純
物領域（ソース、ドレイン）９０となる領域および所定
の領域上のＰＯＬＹ−Ｓｉ膜４をエッチングにて除去す
る。しかる後第１導電型不純物をゲート電極となる領域
９２に対して自己整合的に導入し第１導電型ＬＤＤ不純
物領域（ソース、ドレイン）９０を形成する［図１５
（ｂ）］。
【００５１】次に、第２導電型ＬＤＤ不純物領域（ソー
ス、ドレイン）９５を形成するためのマスク領域をフォ
トレジスト９４にて形成する。このとき同時に第２導電
型ＬＤＤ不純物領域（ソース、ドレイン）９５のゲート
電極となる領域９６および第２の配線領域９７もフォト
レジストにてマスクする。その後第２導電型ＬＤＤ不純
物領域（ソース、ドレイン）９５となる領域および不要
の領域のＰＯＬＹ−Ｓｉ膜４をエッチングにて除去す
る。しかる後第２導電型ＬＤＤ不純物をゲート電極とな
る領域９６に対して自己整合的に導入し第２導電型ＬＤ
Ｄ不純物領域（ソース、ドレイン）９５を形成する［図
１６（ａ）］。
【００５２】フォトレジスト９４を除去した後、熱酸化
あるいは堆積によりＰＯＬＹ−Ｓｉ膜４上および側壁に
酸化膜を形成し各導電型の不純物を必要な領域に導入し
てソース、ドレイン１６、１７を形成する。このように
してエッチングされたＰＯＬＹ−Ｓｉ膜４がＣＭＯＳを
構成する２種類の導電型トランジスタのゲート電極２
４、２５およびＰＯＬＹ−Ｓｉ配線膜２６、２７とな
る。また、上記のように形成された不純物領域がＣＭＯ
Ｓを構成する２種類の導電型トランジスタのソースおよ
びドレインＬＤＤ不純物領域９０、９５および配線、抵
抗等の不純物領域９０、９５となる。
【００５３】この後、熱酸化あるいは堆積によりＰＯＬ
Ｙ−Ｓｉ膜４上および側壁に酸化膜を形成し各導電型の
不純物を必要な領域に導入してソース、ドレイン１６、
１７を形成する［図１６（ｂ）］。つまり、本発明の第
１７の実施例はＣＭＯＳを形成する２種類の導電型トラ
ンジスタのソース、ドレインＬＤＤ不純物領域およびゲ
ート電極を少ないフォトレジストパターニング工程で形
成することを可能としたものである。
【００５４】図２２（ａ）〜（ｃ）は本発明の第８の実
施例でバイポーラ型フォトトランジスタ装置のエミッタ
および配線、抵抗用不純物領域および半導体基板表面反
転抑制用ＰＯＬＹ−Ｓｉ膜を形成するための製造方法の
製造工程の断面図である。第１導電型半導体基板１およ
び該半導体基板と反対導電型を有する半導体基板表面に
設けられた第２導電型不純物領域２の表面上に設けられ
た絶縁膜１２０を下部に有するＰＯＬＹ−Ｓｉ膜４を形
成する［図２２（ａ）］。
【００５５】次に、第１導電型不純物領域５を形成する
ためのマスク領域上にフォトレジスト１１４を形成す
る。このとき同時に半導体基板表面反転抑制用ＰＯＬＹ
−Ｓｉ膜１１５および第１の配線領域１１６上にもフォ
トレジスト１１４を形成する。その後第１導電型不純物
領域５となる領域および所定の領域のＰＯＬＹ−Ｓｉ膜
４をエッチングにて除去する。しかる後第１導電型不純
物を半導体基板表面反転抑制用ＰＯＬＹ−Ｓｉ膜１１５
に対して自己整合的に導入し第１導電型不純物領域５を
形成する［図２２（ｂ）］。
【００５６】次に、フォトレジスト１１４を取り除いた
後第２導電型不純物領域（エミッタ）１１７を形成する
ためのマスク領域上にフォトレジスト１１８を形成す
る。このとき同時に半導体基板表面反転抑制用ＰＯＬＹ
−Ｓｉ膜１１５および第２の配線領域１１９上にもフォ
トレジスト１１８を形成する。その後第２導電型不純物
領域（エミッタ）となる領域１１７および所定の領域の
ＰＯＬＹ−Ｓｉ膜４をエッチングにて除去する。しかる
後第２導電型不純物を半導体基板表面反転抑制用ＰＯＬ
Ｙ−Ｓｉ膜１１５に対して自己整合的に導入し第２導電
型不純物領域（エミッタ）１１７を形成する［図２２
（ｃ）］。最後にフォトレジストを取り除く。
【００５７】このようにして形成されたＰＯＬＹ−Ｓｉ
膜４がバイポーラ型フォトトランジスタ装置を構成する
２種類の導電型の不純物領域５、１１７および半導体基
板表面反転抑制用ＰＯＬＹ−Ｓｉ膜１１５および配線膜
１１６、１１９となる。つまり、本発明の第８の実施例
はバイポーラ型フォトトランジスタ装置を形成する２種
類の導電型の不純物領域および半導体基板表面反転抑制
用ＰＯＬＹ−Ｓｉ膜を少ないフォトレジストパターニン
グ工程で形成することを可能としたものである。
【００５８】
【発明の効果】以上、説明してきたように本発明を用い
ることで以下の効果が期待できる。 （１）本発明の第２の実施例のようにＣＭＯＳ型半導体
集積回路装置のソース、ドレイン不純物領域を形成する
工程においては第１の不純物を導入する工程で第１の不
純物領域設定用領域（ゲート電極）を形成した後第１の
不純物を導入し、第２の不純物を導入する工程で第２の
不純物領域設定用領域（ゲート電極）を形成した後第２
の不純物を導入するという手段を取ったので、ソースお
よびドレイン不純物領域形成工程において従来の方法か
らフォトレジストをパターニングする工程を１工程減ず
ることが可能となるので製造のコストダウンに有効とな
る。
【００５９】（２）本発明の第４の実施例のようにＣＭ
ＯＳ型半導体集積回路装置の素子分離用不純物領域を形
成する工程においては第１の不純物を導入する工程で第
１の不純物領域設定用領域（酸化マスク窒化膜）を形成
した後第１の不純物を導入し、第２の不純物を導入する
工程で第２の不純物領域設定用領域（酸化マスク窒化
膜）を形成した後第２の不純物を導入するという手段を
取ったので、素子分利用不純物領域形成工程において従
来の方法からフォトレジストをパターニングする工程を
１工程減ずることが可能となるので製造のコストダウン
に有効となる。
【００６０】（３）本発明の第６の実施例のようにＣＭ
ＯＳ型半導体集積回路装置のコンタクト抵抗低減用不純
物領域を形成する工程においては第１の不純物を導入す
る工程で第１の不純物領域設定用領域（層間絶縁膜）を
形成した後第１の不純物を導入し、第２の不純物を導入
する工程で第２の不純物領域設定用領域（層間絶縁膜）
を形成した後第２の不純物を導入するという手段を取っ
たので、コンタクト抵抗低減用不純物領域形成工程にお
いて従来の方法からフォトレジストをパターニングする
工程を１工程減ずることが可能となるので製造のコスト
ダウンに有効となる。
【００６１】（４）本発明の第７の実施例のようにＣＭ
ＯＳ型半導体集積回路装置のＬＤＤ不純物領域を形成す
る工程においては第１の不純物を導入する工程で第１の
不純物領域設定用領域（ゲート電極）を形成した後第１
の不純物を導入し、第２の不純物を導入する工程で第２
の不純物領域設定用領域（ゲート電極）を形成した後第
２の不純物を導入するという手段を取ったので、ＬＤＤ
不純物領域形成工程において従来の方法からフォトレジ
ストをパターニングする工程を１工程減ずることが可能
となるので製造のコストダウンに有効となる。
【００６２】（５）本発明の第２の実施例のようにソー
スおよびドレイン不純物領域形成工程においてはイオン
注入等で不純物を導入する場合、ゲート電極に自己整合
的に導入するが、ゲート電極上にフォトレジストを残し
たままイオン注入できるので注入時の加速エネルギー選
択の自由度が広がる。イオン注入の際、不純物がゲート
電極を突き抜けてチャネル領域へ入ってしまう心配が減
ずるからである。したがって、ソースおよびドレイン不
純物領域の濃度プロファイルの設定の自由度が広がりゲ
ート電極の微細化や信頼性の向上が期待でき半導体集積
回路装置の集積化への寄与が期待できる。
【００６３】（６）（５）と同様の理由で、一方ではゲ
ート電極の膜厚の選択の自由度が広がり、やはりゲート
電極の微細化や平坦化の向上が期待でき半導体集積回路
装置の集積化への寄与が期待できる。 （７）本発明の第４の実施例のように素子分離用不純物
領域形成工程（ＬＯＣＯＳ工程）においてはイオン注入
等で不純物を導入する場合、素子形成領域（酸化マスク
窒化膜）に自己整合的に導入するが、素子形成領域膜
（酸化マスク窒化膜）上にフォトレジストを残したまま
イオン注入できるので注入時の加速エネルギー選択の自
由度が広がる。イオン注入の際、不純物が素子形成領域
膜（酸化マスク窒化膜）を突き抜けて素子形成領域へ入
ってしまう心配が減ずるからである。したがって素子形
成領域膜（酸化マスク窒化膜）の膜厚の選択に自由度が
広がり、素子分離領域のバーズビーク長の縮小化による
狭チャネル効果の抑制も期待でき半導体集積回路装置の
集積化への寄与が期待できる。
【００６４】（８）（７）と同様の理由で、一方では素
子分離用不純物領域の濃度プロファイルの設定の自由度
が広がり、やはり素子分離領域の微細化および平坦化が
期待でき半導体集積回路装置の集積化への寄与が期待で
きる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は本発明の第１の実施例の製造
工程順の断面図である。
【図２】（ａ）、（ｂ）は本発明の第２の実施例の製造
工程順の断面図である。
【図３】（ａ）、（ｂ）は本発明の第２の実施例の製造
工程順断面図である。
【図４】（ａ）、（ｂ）は本発明の第３の実施例の製造
工程順の断面図の一部である。
【図５】（ａ）、（ｂ）は本発明の第２の実施例の製造
工程順断面図の一部拡大図である。
【図６】（ａ）、（ｂ）は本発明の第２の実施例におい
て用いられるマスクパターン図である。
【図７】（ａ）、（ｂ）は本発明の第２の実施例の製造
工程における配線層接続部の平面図である。
【図８】（ａ）、（ｂ）は本発明の第２の実施例の製造
工程順断面図である。
【図９】（ａ）、（ｂ）は本発明の第４の実施例の製造
工程順断面図である。
【図１０】（ａ）、（ｃ）は本発明の第４の実施例の製
造工程順断面図の一部拡大図である。
【図１１】（ａ）、（ｂ）は本発明の第４の実施例の製
造工程に用いられるマスクパターン図の一部である。
【図１２】本発明の第５の実施例の製造工程の断面図の
一部である。
【図１３】（ａ）、（ｂ）は本発明の第６の実施例の製
造工程順の断面図である。
【図１４】（ａ）、（ｂ）は本発明の第６の実施例の製
造工程順の断面図である。
【図１５】（ａ）、（ｂ）は本発明の第７の実施例の製
造工程順の断面図である。
【図１６】（ａ）、（ｂ）は本発明の第７の実施例の製
造工程順の断面図である。
【図１７】（ａ）〜（ｃ）は従来の第１の実施例の製造
工程順の断面図である。
【図１８】（ａ）、（ｂ）は従来の第１の実施例の製造
工程順の断面図である。
【図１９】（ａ）〜（ｅ）は従来の第２の実施例の製造
工程順の断面図である。
【図２０】（ａ）、（ｂ）は従来の第３の実施例の製造
工程順の断面図である。
【図２１】（ａ）〜（ｃ）は従来の第３の実施例の製造
工程順の断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第８の実施例の製
造工程順の断面図である。
【符号の説明】
１ 第１導電型半導体基板 ２ 第２導電型不純物領域（ウエル） ３ ゲート絶縁膜 ４ ＰＯＬＹ−Ｓｉ膜 ５ 第１導電型不純物領域（ソース、ドレイン） ６ フォトレジスト ７ ゲート電極となる領域 ８ 第１の配線領域 １０ 第２導電型不純物領域（ソース、ドレイン） １１ フォトレジスト １３ ゲート電極となる領域 １４ 第２の配線領域 １６ ソース不純物領域 １７ ドレイン不純物領域 １９ 熱酸化膜あるいは絶縁膜 ２０ ＰＯＬＹ−Ｓｉ膜のエッチング領域 ２１ ＰＯＬＹ−Ｓｉ膜のエッチング領域 ２２ 重複するエッチング領域 ２３ 接続部の配線層の幅 ２４ ゲート電極 ２５ ゲート電極 ２６ ＰＯＬＹ−Ｓｉ配線層 ２７ ＰＯＬＹ−Ｓｉ配線層 ３０ ＰＡＤ酸化膜 ３１ 窒化膜 ３２ 第１導電型素子分離用不純物領域 ３３ フォトレジスト ３４ 素子形成領域となる領域 ３５ 配線、抵抗領域 ３７ 第２導電型素子分離用不純物領域 ３８ フォトレジスト ３９ 素子形成領域となる領域 ４０ 配線、抵抗領域 ４２ 素子分離用不純物領域 ４３ 素子分離用不純物領域 ４４ 配線、抵抗等の不純物領域 ４５ 窒化膜のエッチング領域 ４６ 窒化膜のエッチング領域 ４７ 重複するエッチング領域 ４８ 第１導電型素子分離用不純物領域 ４９ 第２導電型素子分離用不純物領域 ５０ 第１導電型の不純物領域（ソース、ドレインおよ
び配線、抵抗） ５１ 第２導電型の不純物領域（ソース、ドレインおよ
び配線、抵抗） ５２ 絶縁膜 ５３ メタル配線とのコンタクト用第１導電型不純物領
域 ５４ フォトレジスト ５５ 層間絶縁膜となる領域 ５７ メタル配線とのコンタクト用第２導電型不純物領
域 ５８ フォトレジスト ５９ 層間絶縁膜となる領域 ６１ 不純物領域 ６２ 不純物領域 ９０ 第１導電型ＬＤＤ不純物領域（ソース、ドレイ
ン） ９１ フォトレジスト ９２ ゲート電極となる領域 ９３ 第１の配線領域 ９４ フォトレジスト ９５ 第２導電型ＬＤＤ不純物領域（ソース、ドレイ
ン） ９６ ゲート電極となる領域 ９７ 第２の配線領域 １００ 第１の膜 １０１ 第１の領域 １０２ 第１の不純物領域 １０３ 第２の領域 １０４ 第２の不純物領域 １１０ 第１導電型不純物領域（ＬＤＤ） １１１ 第１導電型ＬＤＤ不純物領域（ソース、ドレイ
ン） １１２ フォトレジスト １１３ 厚い酸化膜（素子分離用酸化膜） １１４ フォトレジスト １１５ 半導体基板表面反転抑制用ＰＯＬＹ−Ｓｉ膜 １１６ 第１の配線領域 １１７ 第２導電型不純物領域（エミッタ） １１８ フォトレジスト １１９ 第２の配線領域 １２０ 絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】（ａ）〜（ｃ）は本発明の第４の実施例の製
造工程順断面図の一部拡大図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板表面上に第１の膜を形成する
    工程と、前記第１の膜上に第１の所定の領域を除いて第
    ２の膜を形成する工程と、前記第１の所定の領域にある
    前記第１の膜を取り除く工程と、前記第１の所定領域下
    の半導体基板表面部分に第１の不純物を導入し第１の不
    純物領域を形成する工程と、前記第２の膜を取り除く工
    程と、前記第１の不純物領域を覆い、かつ、第２の所定
    領域を除くように前記第１の膜上に第３の膜を形成する
    工程と、前記第２の所定領域にある前記第１の膜を取り
    除く工程と、前記第２の所定領域下の前記半導体基板表
    面部分に第２の不純物を導入し第２の不純物領域を形成
    する工程とから少なくともなる半導体装置の製造方法。
  2. 【請求項２】 前記第１の膜は導電性物質からなり、前
    記第１の不純物領域は第１導電型のトランジスタのソー
    ス、ドレインであり、前記第２の不純物領域は第２導電
    型のトランジスタのソース、ドレインである請求項１記
    載の半導体装置の製造方法。
  3. 【請求項３】 前記第１の膜は耐酸化膜であり、前記第
    １、第２の不純物領域上にさらに素子分離酸化膜が形成
    される請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１の膜はトランジスタ上に形成さ
    れた層間絶縁膜であり、前記第１、第２の不純物領域は
    導電材とのコンタクト抵抗低減用の高濃度不純物領域で
    ある請求項１記載の半導体装置の製造方法。
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