JP4898024B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は抵抗回路を有する相補型MOS半導体装置において低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage Detector、以後VDと表記)や定電圧レギュレータ(Voltage Regulator、以後VRと表記)やスイッチングレギュレータ(Switching Regulator、以後SWRと表記など)などのパワーマネージメント半導体装置やオペアンプ、コンパレータなどのアナログ半導体装置の製造方法に関する。
【0002】
【従来の技術】
従来多結晶シリコンなどの抵抗体を使用した抵抗回路を有する相補型MOS半導体装置は数多く使用されている。図14は従来の抵抗回路を備えた半導体装置の構造の一実施例を示したものである。P型半導体基板に形成されたゲート電極がN+型の多結晶シリコンからなるNチャネル型MOSトランジスタ(以後NMOSと表記)と、Nウェル領域に形成されたゲート電極がやはりN+型の多結晶シリコンからなるPチャネル型MOSトランジスタ(以後PMOSと表記)とからなる相補型MOS構造(Complementary MOS、以後CMOS表記)と、フィールド絶縁膜上に形成されている電圧を分圧するための分圧回路もしくは時定数を設定するCR回路などに用いられる抵抗体とから構成されている。
【0003】
【発明が解決しようとする課題】
この抵抗回路を有する相補型MOS(CMOS)半導体装置において、ゲート電極の極性はその製造の容易さ、安定性より、N+型多結晶シリコンがよく用いられている。この場合ゲート電極と半導体基板(ウェル)の仕事関数の関係よりNMOSトランジスタは表面チャネル型となるが、PMOSトランジスタの場合、やはりゲート電極と半導体基板の仕事関数の関係によりしきい値電圧は約-1Vとなる。そのためしきい値電圧を低下させるために不純物注入を行うと、表面より少し基板内部にチャネル形成する埋め込みチャネルとなってしまう。埋め込みチャネルは基板内部をキャリアが通過するため移動度が大きいという利点があるが、しきい値電圧を下げるとサブスレッショルド特性は極めて劣化し、リーク電流が増加する。そのためNMOSトランジスタに比べPMOSトランジスタは低電圧化、短チャネル化が困難である。
【0004】
またNMOSトランジスタ、PMOSトランジスタともに低電圧化が可能となる構造として、ゲート電極の極性をトランジスタの極性と等しくする同極ゲート構造というものがある。この構造はNMOSトランジスタのゲート電極にはN+型多結晶シリコン、PMOSトランジスタにはP+型多結晶シリコンを用いるためどちらも表面チャネル型となりリーク電流を抑えることができ低電圧化が可能となる。しかしながらゲート電極の極性を別々にすることによる製造工程数が増加し製造コストや製造工期の増大を招き、さらに最も基本的な回路要素であるインバータ回路においては通常は、面積効率の向上のためにNMOSトランジスタとPMOSトランジスタのゲート電極はメタルを介しての結線を避け平面的にNMOSトランジスタからPMOSトランジスタまで連続な1個の多結晶シリコンないしは多結晶シリコンと高融点金属シリサイドとの積層からなるポリサイド構造によりレイアウトされるが、図4に示すような多結晶シリコン単層から形成される場合にはその多結晶シリコン中のPN接合のインピーダンスが高く実用的でないこと、図5に示すようなポリサイド構造の場合にはN型とP型の不純物は工程における熱処理中に高融点金属シリサイド中を高速でお互いに逆導電型のゲート電極へ拡散し、その結果として仕事関数が変化してしきい値電圧が安定しないなどの、コスト面や特性面において問題を有している。
【0005】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【0006】
(1)半導体基板上に熱酸化による素子分離絶縁膜を形成する工程と、熱酸化によるゲート絶縁膜を形成する工程と、ゲート絶縁膜上に500Å〜2500Åの第1の多結晶シリコン膜を堆積する工程と、第1の多結晶シリコン膜に不純物濃度が1×1018atoms/cm3以上となるように不純物をドーピングを行い第1の多結晶シリコン膜の導電型をP型する工程と、第1のP型多結晶シリコン上に500Å〜2500Åからなる高融点金属シリサイドを堆積する工程と、高融点金属シリサイド上に500Å〜3000Åからなる絶縁膜を堆積する工程と、第1のP型多結晶シリコンと高融点金属シリサイドと絶縁膜をエッチングし積層のポリサイドゲート電極を形成する工程と、第1の導電型のMOSトランジスタの低濃度拡散領域に第1の導電型の不純物を1×1016〜1×1018atoms/cm3ドーピングする工程と、第2の導電型のMOSトランジスタの低濃度拡散領域に第2の導電型の不純物を1×1016〜1×1018atoms/cm3ドーピングする工程と、ポリサイドゲート電極上にポリサイドゲート電極と同程度の膜厚の絶縁膜を堆積する工程と、異方性ドライエッチで絶縁膜をエッチングしポリサイドゲート電極側壁にサイドスペーサーを形成する工程と、素子分離絶縁膜上に500Å〜2500Åからなる第2の多結晶シリコン膜を堆積する工程と、第2の多結晶シリコン膜の全域ないしは第2の多結晶シリコン膜の第1の領域に第2の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、第2の多結晶シリコン膜の第2の領域に第1の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、第2の多結晶シリコン膜をエッチングし第2の多結晶シリコン膜の抵抗体を形成する工程と、第2の多結晶シリコン膜の第1の領域の一部ないし全域に1×1019atoms/cm3以上の第1の導電型の不純物をドーピングする工程と、第2の多結晶シリコン膜の第2の領域の一部ないし全域に1×1019atoms/cm3以上の第2の導電型の不純物をドーピングする工程と、半導体基板上に中間絶縁膜を形成する工程と、半導体基板上の中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を設けることからなる半導体装置の製造方法とした。
【0007】
(2)第1の多結晶シリコン膜への不純物導入法がボロンのイオン注入であることを特徴とする半導体装置の製造方法とした。
【0008】
(3)第1の多結晶シリコン膜への不純物導入法が、BF2のイオン注入であることを特徴とする半導体装置の製造方法とした。
【0009】
(4)第1の多結晶シリコン膜への不純物導入法が、第1の多結晶シリコン膜の堆積時に不純物を同時に混入しながら堆積するDoped−CVD法であることを特徴とする半導体装置の製造方法とした。
【0010】
(5)高融点金属シリサイド上に堆積した絶縁膜が酸化膜で構成されていることを特徴とする半導体装置の製造方法とした。
【0011】
(6)高融点金属シリサイド上に堆積した絶縁膜が酸化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が窒化膜であることを特徴とする半導体装置の製造方法とした。
【0012】
(7)高融点金属シリサイド上に堆積した絶縁膜が窒化膜で構成されていることを特徴とする半導体装置の製造方法とした。
【0013】
(8)高融点金属シリサイド上に堆積した絶縁膜が窒化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が酸化膜であることを特徴とする半導体装置の製造方法とした。
【0014】
(9)高融点金属シリサイド上に堆積した絶縁膜が酸化膜及び窒化膜及び別層の酸化膜の積層構造で構成されていることを特徴とする半導体装置の製造方法とした。
【0015】
(10)高融点金属シリサイド上に堆積した絶縁膜が積層構造で最上層が酸化膜である時、ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる絶縁膜が窒化膜であることを特徴とする半導体装置の製造方法とした。
【0016】
(11)第2の多結晶シリコン膜の第1の領域の一部及び全域への1×1019atoms/cm3以上の第1の導電型の不純物ドーピングが第1の導電型のMOSトランジスタの拡散領域ドーピングと同時であり、第2の多結晶シリコン膜の第2の領域の一部及び全域への1×1019atoms/cm3以上の第2の導電型の不純物ドーピングが第2の導電型のMOSトランジスタの拡散領域ドーピングと同時であることを特徴とする半導体装置の製造方法とした。
【0017】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
図1は本発明の抵抗回路を有するCMOS半導体装置の一実施例を示す断面図である。
【0018】
本実施例では、P型シリコン半導体基板101中に基板とは逆導電型のN型ウェル拡散層領域102が形成されている。さらにシリコン半導体基板101中には基板とは逆導電型の不純物拡散層によるN型MOSトランジスタ114、N型ウェル拡散層領域102にはウェルと逆導電型の不純物拡散層によるP型MOSトランジスタ115が形成されている。そしてゲート絶縁膜105、ゲート電極となるP+型多結晶シリコン107と高融点金属シリサイド112の積層ポリサイド構造で、おのおののトランジスタが構成されている。そしてゲート電極のマスク材として酸化膜絶縁膜113をゲート電極の上に堆積させている。ここでゲート電極のマスク材として窒化膜を用いても構わない。また、ここではP型シリコン半導体基板を用いたが、N型シリコン基板上にP型ウェル拡散層を形成し、そこにCMOS半導体装置を構成しても構わない。
【0019】
また本実施例において、フィールド絶縁膜106上に第1導電型であるN型の第2の多結晶シリコン抵抗体116と、第2導電型であるP型の第2の多結晶シリコン抵抗体117が形成されているが、CMOSのゲート電極の一部である多結晶シリコン107と多結晶シリコン抵抗体116、117は別工程で形成され、膜厚も異なっており、多結晶シリコン抵抗体の方がゲート電極より薄く形成されている。たとえばゲート電極膜厚は2000Åから6000Å程度の膜厚であるのに対し、抵抗体の膜厚は500Åから2500Åで形成される。これは多結晶シリコン抵抗体においては膜厚は薄い方がシート抵抗値を高く設定でき,また温度特性も良くなるため、より精度を向上させることができる。
【0020】
N型多結晶シリコン抵抗体116には高抵抗領域110と抵抗体両端に配線材と十分なコンタクトを取ることの出来る高濃度不純物領域108を有している。そして高抵抗領域110の不純物濃度をイオン注入で制御し、所望の抵抗値を有する抵抗体を形成する。同様にP型多結晶シリコン抵抗体117にも高抵抗領域111と高濃度不純物領域109を有し、高抵抗領域の不純物濃度により抵抗値を設定する。
【0021】
例えば、シート抵抗値はその抵抗の用途にもよるが通常の分圧回路においては数kΩ/□から数十kΩ/□の範囲で使われる。この時の不純物はP−抵抗体117においてはボロンないしBF2を用い1×1014〜9×1018atoms/cm3程度の濃度であり、N−抵抗体116においてはリンないし砒素を用い1×101 4〜9×1018atoms/cm3程度の濃度である。
【0022】
また図1にはN−抵抗体116およびP−抵抗体117の両方を示しているが、それらの抵抗体の特徴と製品に要求される特性とを考慮し工程数やコスト削減の目的でN−抵抗体116もしくはP−抵抗体117のどちらかしか搭載しない場合もある。
【0023】
このようにゲート電極をP+型とすることでPMOSトランジスタは表面チャネルとなり、しきい値電圧を低く設定しても埋め込みチャネル時に比べリーク電流を抑えることが可能となる。一方NMOSトランジスタの場合は、ゲート電極をP+型にすると埋め込みチャネルとなるが
しきい値電圧の低下のための不純物注入にはボロンより拡散係数の小さい砒素を使うことになる。そのためN+型ゲート電極のPMOSトランジスタに比べ表面チャネルに近い状態になり、また砒素はシリコンと酸化膜の界面付近に凝縮する性質があるので、さらに表面チャネルに近づく。よってN型MOSトランジスタもしきい値電圧を下げてもリーク電流を抑えることができ、低電圧動作が可能となる。また同極ゲート構造に対し、N型MOSトランジスタ、P型MOSトランジスタともにゲートをP+型にすることで製造工程が簡単となり、コストを下げることが可能となる。
【0024】
さらに図1においてはアナログ回路において重要であるチャネル長変調の改善やホットキャリアーによる信頼性低下の抑制およびドレイン耐圧の向上を目的として、ソースとドレインに低濃度不純物拡散層N−120、P−121と、ゲート電極からサイドスペーサー123の距離だけ離れて設けた高濃度不純物拡散層N+103、P+104を有するいわゆるLightly Doped Drain(LDD)構造からなるMOSトランジスタ構造としている。この構造は高濃度不純物拡散層が自己整合的に形成されるため微細化に有利な構造である反面、耐圧の向上に制限があるというデメリットも有している。
【0025】
図1に示すLDD構造は例えば低濃度不純物拡散層をイオン注入法と熱処理により形成した後、CVD法(化学気相成長法)により絶縁膜被着し異方性ドライエッチングを行うことでサイドスペーサを形成し、自己整合的に高濃度不純物拡散層をイオン注入法により設けることで形成される。低濃度不純物拡散層は、NMOS114のN−120の場合には不純物としてリンないしは砒素を用い濃度が1×1016〜1×1018atoms/cm3程度であり、PMOS115のP−121の場合には不純物としてボロンないしはBF2を用い濃度が1×1016〜1×1018atoms/cm3程度である。高濃度不純物拡散層は、NMOS114のN+103場合には不純物としてリンないしは砒素を用い濃度が1×1019atoms/cm3以上であり、PMOS115のP+104の場合には不純物としてボロンないしはBF2を用い濃度が1×1019atoms/cm3以上である。またサイドスペーサ123の幅は通常は0.2μmから0.5μm程度である。
【0026】
以上の説明により本発明によるP+多結晶シリコン単極をゲート電極としたCMOSは、従来のN+多結晶シリコン単極をゲート電極としたCMOSに比べ、低電圧動作および低消費電力に対し有効な技術であり、さらにゲート電極と異なる多結晶シリコンの抵抗体とLDD構造トランジスタを有する半導体装置とすることでアナログ回路に必要となる高機能、高精度がより可能となる。
【0027】
次に図1に示す半導体装置の製造工程の一実施例を図2をもとに説明する。
【0028】
P型シリコン半導体基板101に例えばリンをイオン注入し、1000〜1175℃で3〜20時間アニールを行いリンを拡散させ、不純物濃度が1×1016atoms/cm3程度となるようなN型ウェル拡散層102を形成する。その後LOCOS法によりフィールド絶縁膜106を形成、熱酸化によるゲート絶縁膜105を膜厚が100〜300Åほど形成し、所望のしきい値電圧を得るためイオン注入したのち、減圧CVD法で第1の多結晶シリコン膜を膜厚500Åから2500Åほど堆積させる。そしてこの第1の多結晶シリコン中の不純物濃度が1×1018atoms/cm3以上となるようにボロンもしくはBF2をイオン注入し、P+型多結晶シリコン膜107を形成する(図2)。ここではイオン注入によりP+型多結晶シリコン膜を形成したが、多結晶シリコンを堆積する際にたとえばボロンなどの不純物を同時に混入ししながら堆積させるDoped−CVD法でP+型多結晶シリコン膜を形成してもかまわない。その後スパッタ法等で高融点金属シリサイドであるタングステンシリサイド112をP+型多結晶シリコン膜上に堆積させる。尚、ここでは高融点金属シリサイドにタングステンシリサイドを用いたが、モリブデンシリサイドやチタンシリサイド、またはプラチナシリサイドを用いることも可能である。そしてP+型ゲート電極にN型不純物導入を回避のためのマスク材として例えば減圧CVD法により酸化膜絶縁膜113を500Åから3000Å堆積させ(図3)、フォトレジストでパターニングを施しP+型ゲート電極を形成する。ここでマスク材としては窒化膜を使用しても構わない。そして熱酸化もしくは減圧CVD法等を用いてゲート電極部および半導体基板表面に酸化膜を100Å〜500Å形成する(図4)。また、ここで、P+型ゲート電極上の絶縁膜113は高品質なキャパシター形成を目的として、例えば300Åの酸化膜、500Åの膜厚のCVD法による窒化膜、10Å程度の膜厚の熱酸化膜からなる積層構造である絶縁膜を用いても構わない。
【0029】
次に図5に示すように、フォトレジスト119をパターニングしN型不純物である砒素またはリンをイオン注入法により不純物濃度が1×1016〜1×1018atoms/cm3程度となるようにドーピングし、NMOSトランジスタのソースおよびドレインのN型低濃度不純物領域120を形成する。そしてフォトレジスト除去後、図6に示す様に、新たにフォトレジスト119をパターニングしP型不純物であるボロンないしBF2をイオン注入法により不純物濃度が1×1016〜1×1018atoms/cm3程度となるようにドーピングし、PMOSトランジスタのドレインのP型低濃度不純物領域121を形成する。
【0030】
次に図7に示す様に、ゲート電極側壁にサイドスペーサーを形成するためCVD法(化学気相成長法)により絶縁膜122を被着する。このとき、ゲート電極のマスク材として絶縁膜に酸化膜を用いた場合はスペーサー材として窒化膜を、マスク材として窒化膜を用いた場合はスペーサー材として酸化膜を堆積する。これはスペーサーエッチの際、ゲートのマスク材とスペーサー材のエッチングの選択比をとるためである。その後RIE異方性ドライエッチングを行うことで図8のようにサイドスペーサー123を形成する。
【0031】
その後、図9に示すように、CVD法もしくはスパッタ法により例えば1000Åの膜厚の第2の多結晶シリコン118を堆積させる。そして低濃度のP型抵抗体を形成するために、第2の多結晶シリコン118全面にP型不純物であるBF2をドーズ量を例えば1×1014atoms/cm2でイオン注入する。尚、BF2の代わりにボロンを用いても構わない。その後図10に示すように低濃度のN型抵抗体領域をフォトレジスト119でパターニングし選択的にリンを、例えばドーズ量3×1014atoms/cm2イオン注入する。このときN型抵抗体を安定して形成するためにリンのドーズ量はBF2ドーズ量に対して2倍以上にする必要がある。尚、リンの代わりに砒素を用いても構わない。このように後にN型となる多結晶シリコン抵抗体領域に予めP型抵抗体のシート抵抗値を設定するボロンを導入し、後にN型不純物であるリンもしくは砒素でN型抵抗体領域を打ち返すことで、効率よくシート抵抗値を上げることが可能となる。尚、P型抵抗体領域およびN型抵抗体領域にフォトレジストなどのマスクをそれぞれ用いてイオン注入を打ち分ける方法をとっても構わない。
【0032】
その後フォトレジスト119を除去後、フォトレジストでパターニングしRIE異方性ドライエッチングをすることで、図11のように第1導電型のN型多結晶シリコン抵抗体116と、第2導電型のP型多結晶シリコン抵抗体117を形成する。
【0033】
次に図12に示す様に、フォトレジスト119をパターニングしN型不純物である砒素をイオン注入法によりドーズ量5×1015atoms/cm2でドープすることで、第1導電型であるN型の第2多結晶シリコン抵抗体116にアルミニウム配線と十分なコンタクトをとるための高濃度不純物領域108と、NMOSトランジスタのソースおよびドレインとなるN型高濃度不純物領域103を同時に形成する。また図10における第2多結晶シリコン抵抗体のN型不純物導入を省略して、代わりに図12においてのN型高濃度不純物をN型抵抗体全域へドーピングし、比較的低抵抗のN型抵抗体を形成することも可能である。
【0034】
その後フォトレジスト除去した後、図13に示す様に、フォトレジスト119をパターニングしP型不純物であるBF2をイオン注入法によりドーズ量5×1015atoms/cm2でドープすることで、第2導電型であるP型の第2多結晶シリコン抵抗体117にアルミニウム配線と十分なコンタクトをとるための高濃度不純物領域109と、PMOSトランジスタのソースおよびドレインとなるP型高濃度不純物領域104を同時に形成する。また図13において、P型高濃度不純物をP型抵抗体全域へドーピングし、比較的低抵抗のP型抵抗体を形成することも可能である。
【0035】
その後は図示しないが従来の半導体プロセスと同様に、中間絶縁膜の形成、コンタクトホール形成、アルミニウム配線パターンの形成、保護膜の形成とそのパターニングを経て相補型MOS半導体装置が形成される。
【0036】
以上本発明の実施の形態をP型半導体基板を用いた実施例により説明してきたが、基板の極性を逆にしてN型の半導体基板を用いたN基板Pウェル型のP+単極ゲートCMOSによっても以上に説明してきた内容と原理に同じく低電圧動作、低消費電力、低コストである半導体装置の提供は可能である。
【0037】
【発明の効果】
上述したように、本発明はCMOSと抵抗体とを含むパワーマネージメント半導体装置やアナログ半導体装置において、CMOSのゲート電極の導電型をNMOS、PMOSともにP型多結晶シリコンと高融点金属シリサイドの積層構造であるP型ポリサイド構造の製造方法であり、さらに分圧回路やCR回路に用いられる抵抗体をゲート電極とは異なる別層の多結晶シリコンで形成することでより高精度の抵抗体を有することができる半導体装置の製造方法であるため、従来のN+多結晶シリコンゲート単極のCMOSやチャネルとゲート電極の極性が同じ同極ゲートCMOSに比べ、コスト、工期、素子の性能の面で有利であり、またより高機能、高精度なパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする。
【図面の簡単な説明】
【図1】本発明のCMOS半導体装置の一実施例を示す模式的断面図。
【図2】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図3】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図4】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図5】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図6】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図7】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図8】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図9】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図10】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図11】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図12】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図13】本発明のCMOS半導体装置の製造方法を示す工程順断面図。
【図14】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【図15】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【図16】従来のCMOS半導体装置の一実施例を示す模式的断面図。
【符号の説明】
101、201 P型半導体基板
102、202 Nウェル
103、203 N+
104、204 P+
105、205 ゲート絶縁膜
106、206 フィールド絶縁膜
107、207 P+多結晶シリコン
108、208 N+多結晶シリコン
109 209 P+多結晶シリコン
110、210 N−多結晶シリコン
111、211 P−多結晶シリコン
112、212 高融点金属シリサイド
113 絶縁膜
114、214 NMOS
115、215 PMOS
116、216 N−抵抗体
117、217 P−抵抗体
118 多結晶シリコン
119 フォトレジスト
120 N−
121 P−
122 絶縁膜
123 サイドスペーサー
221 N+多結晶シリコン
222 P+多結晶シリコン
Claims (11)
- 半導体基板上に熱酸化による素子分離絶縁膜を形成する工程と、
熱酸化によるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に500Å〜2500Åの第1の多結晶シリコン膜を堆積する工程と、
前記第1の多結晶シリコン膜に不純物濃度が1×1018atoms/cm3以上となるように不純物のドーピングを行い前記第1の多結晶シリコン膜の導電型をP型にする工程と、
前記第1のP型多結晶シリコン上に500Å〜2500Åからなる高融点金属シリサイドを堆積する工程と、
前記高融点金属シリサイド上に500Å〜3000Åからなる絶縁膜を堆積する工程と、
前記第1のP型多結晶シリコンと前記高融点金属シリサイドと前記絶縁膜をエッチングし積層構造を有するポリサイドゲート電極を形成する工程と、
第1の導電型のMOSトランジスタの低濃度拡散領域に第1の導電型の不純物を1×1016〜1×1018atoms/cm3ドーピングする工程と、
第2の導電型のMOSトランジスタの低濃度拡散領域に第2の導電型の不純物を1×1016〜1×1018atoms/cm3ドーピングする工程と、
前記ポリサイドゲート電極上にサイドスペーサー形成用の絶縁膜を堆積する工程と、
異方性ドライエッチで前記サイドスペーサー形成用の絶縁膜をエッチングし前記ポリサイドゲート電極側壁にサイドスペーサーを形成する工程と、
前記ポリサイドゲート電極の形成後に、前記素子分離絶縁膜上に500Å〜2500Åからなる第2の多結晶シリコン膜を堆積する工程と、
前記第2の多結晶シリコン膜の全域ないしは前記第2の多結晶シリコン膜の第1の領域に第2の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、
前記第2の多結晶シリコン膜の第2の領域に第1の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、
前記第2の多結晶シリコン膜をエッチングし第2の多結晶シリコン膜からなる第1導電型の抵抗体および第2導電型の抵抗体を形成する工程と、
前記第1導電型の抵抗体の一部ないし全域に1×1019atoms/cm3以上の第1の導電型の不純物をドーピングする工程と、
前記第2導電型の抵抗体の一部ないし全域に1×1019atoms/cm3以上の第2の導電型の不純物をドーピングする工程と、
前記半導体基板上に中間絶縁膜を形成する工程と、
前記半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を設ける工程と、からなる半導体装置の製造方法。 - 前記第1の多結晶シリコン膜への不純物導入法がボロンのイオン注入であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1の多結晶シリコン膜への不純物導入法がBF2のイオン注入であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1の多結晶シリコン膜への不純物導入法が、前記第1の多結晶シリコン膜の堆積時に不純物を同時に混入しながら堆積するDoped−CVD法であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜で構成されていることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が窒化膜であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が窒化膜で構成されていることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が窒化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が酸化膜であることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が酸化膜及び窒化膜及び前記酸化膜とは別層の酸化膜の積層構造で構成されていることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記高融点金属シリサイド上に堆積した前記絶縁膜が積層構造で最上層が酸化膜である時、前記ポリサイドゲート電極側壁に形成するサイドスペーサーの材料となる前記絶縁膜が窒化膜であることを特徴とする請求項9記載の半導体装置の製造方法。
- 前記第2の多結晶シリコン膜の第1の領域の一部及び全域への1×1019atoms/cm3以上の第1の導電型の不純物ドーピングが第1の導電型のMOSトランジスタの拡散領域ドーピングと同時であり、前記第2の多結晶シリコン膜の第2の領域の一部及び全域への1×1019atoms/cm3以上の第2の導電型の不純物ドーピングが第2の導電型のMOSトランジスタの拡散領域ドーピングと同時であることを特徴とする請求項1記載の半導体装置の製造方法。
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