JPH0342869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0342869A JPH0342869A JP1178808A JP17880889A JPH0342869A JP H0342869 A JPH0342869 A JP H0342869A JP 1178808 A JP1178808 A JP 1178808A JP 17880889 A JP17880889 A JP 17880889A JP H0342869 A JPH0342869 A JP H0342869A
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- JP
- Japan
- Prior art keywords
- channel
- polycrystalline silicon
- gate
- gate oxide
- oxide film
- Prior art date
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はＣＭＯＳ Ｌ Ｓ
〔発明の概要〕
■の製造方法に関する。
本発明は、Ｎチャネル、ＭＯＳ）ランジスタのゲートを
Ｎ゛多結晶シリコンで形成しＰチャネルをＰ°多結晶シ
リコンで形成する同極ゲー）ＣＭＯ８において、両者の
ゲート酸化膜及びゲート電極をそれぞれ個別に形成する
ことにより従来のドーピング法が使用でき、Ｎ及びＰチ
ャネルのゲート酸化膜厚を変えることができる。
Ｎ゛多結晶シリコンで形成しＰチャネルをＰ°多結晶シ
リコンで形成する同極ゲー）ＣＭＯ８において、両者の
ゲート酸化膜及びゲート電極をそれぞれ個別に形成する
ことにより従来のドーピング法が使用でき、Ｎ及びＰチ
ャネルのゲート酸化膜厚を変えることができる。
従来、同極ゲートＣＭＯ３は、Ｎチャネル、Ｐチャネル
のゲート酸化膜及びゲート電極用多結晶シリコンを同時
形成していた。
のゲート酸化膜及びゲート電極用多結晶シリコンを同時
形成していた。
従って、−層の多結晶シリコンを領域によりＮ型、Ｐ型
のドーピングを行わなければならない。
のドーピングを行わなければならない。
これを達成するためには、高ドーズのイオン注入、マス
ク枚数の増加、従来の気相拡散法が使用できない等の問
題があった。
ク枚数の増加、従来の気相拡散法が使用できない等の問
題があった。
本発明では、どちらか一方のゲート酸化膜、ゲート電極
をまず形成し、その後他方のゲート酸化膜、ゲート電極
を形成した。
をまず形成し、その後他方のゲート酸化膜、ゲート電極
を形成した。
上記方法により、多結晶シリコンのドーピングをウェハ
全域にわたり気相拡散法で行うことができる。
全域にわたり気相拡散法で行うことができる。
本発明による半導体装置の製造方法の実施例を第１図（
４）〜（ｄｌを用いて説明する。半導体基板１にＮチャ
ネルトランジスタのゲート酸化膜２を形成しく第１図（
ａｌ）、多結晶シリコンを堆積したのちＮｏのドーピン
グを行い、Ｎチャネルトランジスタのゲート部のみ残し
、ゲート電極３をパターニングする（第１図（ｂｌ）、
その後、Ｎチャネルのゲート酸化膜２をエツチングし、
Ｐチャネルトランジスタ用のゲート酸化膜４を形成する
（第１図（Ｃ））。ゲート電極３のパターニング時にゲ
ート酸化ｌＩ！２がダメージを受けず、ゲート酸化膜２
とゲート酸化膜４が同膜厚でよい場合はこれらの工程を
省いてもよい、その後、多結晶シリコンを堆積しＰｏの
ドーピングを行って、Ｐチャネルのゲート電極５を形成
する（第１図（ｄｌ）、前述の実施例は、Ｎチャネルか
ら形成したが、逆にＰチャネルから形成しその後Ｎチャ
ネルという順序で行っても構わない。
４）〜（ｄｌを用いて説明する。半導体基板１にＮチャ
ネルトランジスタのゲート酸化膜２を形成しく第１図（
ａｌ）、多結晶シリコンを堆積したのちＮｏのドーピン
グを行い、Ｎチャネルトランジスタのゲート部のみ残し
、ゲート電極３をパターニングする（第１図（ｂｌ）、
その後、Ｎチャネルのゲート酸化膜２をエツチングし、
Ｐチャネルトランジスタ用のゲート酸化膜４を形成する
（第１図（Ｃ））。ゲート電極３のパターニング時にゲ
ート酸化ｌＩ！２がダメージを受けず、ゲート酸化膜２
とゲート酸化膜４が同膜厚でよい場合はこれらの工程を
省いてもよい、その後、多結晶シリコンを堆積しＰｏの
ドーピングを行って、Ｐチャネルのゲート電極５を形成
する（第１図（ｄｌ）、前述の実施例は、Ｎチャネルか
ら形成したが、逆にＰチャネルから形成しその後Ｎチャ
ネルという順序で行っても構わない。
本発明によると、ゲート電極のパターニングが２回とな
ってしまうが、本来２層多結晶シリコンプロセスである
ものに対してはプロセスの増加にはならない、また、Ｎ
チャネル、Ｐチャネルの特性を合わせ込むための手段と
して、従来のＬ長チャネルドープ、デバイス構造に加え
てゲート酸化膜もパラメータとして選ぶことが可能とな
る。
ってしまうが、本来２層多結晶シリコンプロセスである
ものに対してはプロセスの増加にはならない、また、Ｎ
チャネル、Ｐチャネルの特性を合わせ込むための手段と
して、従来のＬ長チャネルドープ、デバイス構造に加え
てゲート酸化膜もパラメータとして選ぶことが可能とな
る。
さらに、２層の多結晶シリコン層同志でキャパシタを組
み込むこともできる。
み込むこともできる。
以上に示したように、ＣＭＯ３ＬＳＩにおいて、Ｎチャ
ネル、Ｐチャネルのゲート酸化膜及びゲート電極の多結
晶シリコンを別々に形成することにより、多結晶シリコ
ンのドーピングを全域−括で気相拡散法で行うことがで
き、Ｎ、Ｐチャネルのゲート酸化膜厚に差異をもたせる
ことができ、さらに多結晶シリコン同志のキャパシタも
形成することができる。
ネル、Ｐチャネルのゲート酸化膜及びゲート電極の多結
晶シリコンを別々に形成することにより、多結晶シリコ
ンのドーピングを全域−括で気相拡散法で行うことがで
き、Ｎ、Ｐチャネルのゲート酸化膜厚に差異をもたせる
ことができ、さらに多結晶シリコン同志のキャパシタも
形成することができる。
第１図（ａｌ〜＋ｄ）は本発明による半導体装置の製造
方法の工程順断面図である。 半導体基板 Ｎチャネルトランジスタ用ゲー Ｎ゛ ドープ多結晶シリコン Ｐチャネルトランジスタ用ゲー Ｐ９ ドープ多結晶シリコン ト酸化膜 ト酸化膜 以 上
方法の工程順断面図である。 半導体基板 Ｎチャネルトランジスタ用ゲー Ｎ゛ ドープ多結晶シリコン Ｐチャネルトランジスタ用ゲー Ｐ９ ドープ多結晶シリコン ト酸化膜 ト酸化膜 以 上
Claims (1)
- 第１導電型の半導体基板上に第１ゲート酸化膜を形成す
る工程と、前記第１ゲート酸化膜上に第１導電型と異な
る第２導電型の第１の多結晶シリコンゲート電極を形成
する工程と、前記第２導電型の半導体基板上の第１ゲー
ト酸化膜を除去する工程と、前記第２導電型の半導体基
板上に第２ゲート酸化膜を形成する工程と、前記第２ゲ
ート酸化膜上に前記第２導電型の第２の多結晶シリコン
ゲート電極を形成する工程とから成る半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178808A JPH0342869A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178808A JPH0342869A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342869A true JPH0342869A (ja) | 1991-02-25 |
Family
ID=16055017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178808A Pending JPH0342869A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| KR20020032667A (ko) * | 2000-10-18 | 2002-05-04 | 장기우 | 청소용 샌달 및 신발 |
| WO2002103786A1 (fr) * | 2001-06-19 | 2002-12-27 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif a semiconducteur |
| WO2003001592A1 (fr) * | 2001-06-21 | 2003-01-03 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif semi-conducteur |
-
1989
- 1989-07-10 JP JP1178808A patent/JPH0342869A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
| KR20020032667A (ko) * | 2000-10-18 | 2002-05-04 | 장기우 | 청소용 샌달 및 신발 |
| WO2002103786A1 (fr) * | 2001-06-19 | 2002-12-27 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif a semiconducteur |
| WO2003001592A1 (fr) * | 2001-06-21 | 2003-01-03 | Seiko Instruments Inc. | Procede de fabrication d'un dispositif semi-conducteur |
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