KR930008534B1 - 듀얼게이트 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 듀얼게이트 트랜지스터 제조공정도.
제 2 도는 본 발명에 따른 듀얼게이트 트랜지스터 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : N형 우물
3 : 필드산화막 4 : 게이트 산화막
5 : 폴리실리콘층 5 : 게이트
5-1 : N-타입 게이트 영역 5-2 : P타입 게이트 영역
6 : 포토레지스트 7 : N-소오스/드레인 영역
8 : 측벽 9 : N+소오스/드레인영역
10 : P소오스/드레인 영역 11 : 얇은 질화물층
12 : 버퍼층으로 사용될 산화막
본 발명은 반도체 소자의 트랜지스터 제조공정중 듀엘 게이트(Dual Gate)를 채용한 CMOS 트랜지스터 제조방법에 관한 것으로, 특히 소오스/드레인 영역과 게이트 영역의 완충층(Buffer Layer)에 차등을 두어 한번의 이온주입만으로 임의의 한 타입의 소오스/드레인 및 게이트를 도우핑(Doping)하여 한 타입의 트랜지스터를 형성할 수 있도록 한 것이므로 단 2번의 마스크(Mask)작업과 2번의 이온주입 공정만으로도 완전한 듀얼 게이트 CMOS 트랜지스터를 형성할 수 있도록 한 제조방법에 관한 것이다. 반도체 소자의 고집적화에 따라 메인셀(Main Sell)로서 CMOS를 채용한 경우 N+게이트/P채널을 사용한 P-MOS는 트랜지스터의 전기적 특성이 저하될 뿐 아니라 N+게이트/N채널인 N-MOS트랜지스터와 비교될만한 VT조절 또한 어렵다. 따라서 소위 듀얼게이트(N+-게이트/N-채널, P+-게이트/P-채널)를 적용하는 C-MOS트랜지스터 제조공정이 소개된 바 있다.
즉 종래의 듀얼게이트 C-MOS트랜지스터의 제조공정을 제 1 도의 도면을 참조하여 상세히 설명하면 다음과 같다.
제 1 도의 (a)와 (b)는 듀얼게이트 형성시 2번의 게이트 도우핑과 2번의 소오스/드레인 도우핑을 위한 마스킹(Masking)작업시 얼라인(Align)지점을 나타내는 것으로서 (a)는 듀얼게이트 얼라인(Align)지점의 평면도이고 (b)는 듀얼게이트 얼라인 지점의 단면도이다.
먼저 제 1c 도에 나타낸 바와 같이 일반적인 방법으로 실리콘기판(1)에 N형 우물(Well)(2)과 필드산화막(3)을 형성한 후 활성영역위에 게이트 산화막(4)을 형성하고, 게이트 산화막(4)위에 다결정 실리콘(5)을 증착한 뒤 제 1d 도에 도시된 것과 같이 포토레지스트(6)를 도포한 후 P+게이트가 될 영역은 마스킹하고 N+게이트 영역(5-1)만 노출되도록 포토레지스트(6)를 패터닝한뒤 인(P)혹은 비소(AS)을 적절한 조건으로 이온주입한다.
그 다음에 제 1e 도에 도시된 것과 같이 상기 포토레지스트를 제거한 후, 다시 포토레지스트(6)를 도포하여 이번에는 반대로 P+게이트영역(5-2)만 노출되도록 패터닝한 다음 B+(혹은 BF2)를 적절한 조건으로 이온주입하고 그 다음엔 제 1f 도와 같이 포토레지스트를 완전히 제거하고 통상의 사진식각공정에 의해 상기 다결정실리콘(5)을 패터닝하여 게이트(5-1, 5-2)를 형성한다.
그후 N-소오스/드레인 이온주입(7)을 실시한 후, 일반적인 방법으로 CVD산화막을 상기 결과물 전면에 증착한 후 이방성식각하여 측벽산화막(8)을 형성 제 1g 도하고 그 다음엔 제 1h 도와 같이 일반적인 포토레지스트(6)마스킹 작업에 의해 N-MOS 트랜지스터영역만 노출시킨 다음 N-타입 소오스/드레인(9) 이온주입을 실시하여 LDD(Lightly Doped Drain)구조의 소오스/드레인을 가진 N-MOS트랜지스터를 형성한 후 포토레지스트를 제거한다.
그후는 제 1i 도와 같이 반대로 일반적인 포토레지스트(6) 마스킹작업에 의해 P-MOS영역만 노출시켜 P-타입 소오스/드레인(10)이온주입을 실시한다. 상기 이온주입에 의해 도우핑된 부분들의 도우펀트(주입되는 불순물)가 활성화 되도록 열처리하므로서 공정을 완료한다.
그런데 상기에 설명된 종래 방법으로 듀얼게이트 트랜지스터를 제조하는데 있어서는 각 타입의 게이트 영역 이온주입을 위해 2번 그리고 각 타입의 소오스/드레인 영역 이온주입을 위해 2번 포토레지스트 마스킹 공정을 수행해야하는 바, 모두 4번의 마스크 작업을 필요로 하기 때문에 제 1a 도에서와 같이 하나의 경계선에 대하여 4번의 얼라인(Align)작업이 중복되어야 하며, 특히 게이트 영역의 이온 주입을 위한 2번의 마스크 작업에서 오버레이(Overlay)가 정확치 못할 경우 이온주입이 되지 않거나 상반되는 타입(Opposite-Type)의 이온주입이 중첩되는 영역(공핍층)이 형성되어 면(Sheet)저항값을 상승시키며 또 많은 포토레지스트 마스킹 작업과 포토레지스트 제거작업으로 인한 불순물인자에 의한 오염(Particle Contamination)의 문제가 발생되어 생산성이 저하되는 등의 문제점이 있었다.
본 발명은 이러한 단점들을 해결하기 위한 것으로 첨부도면 제 2 도를 참조하여 상세히 설명하면 다음과 같다.
먼저 제 2a 도를 참조하면, 반도체기판(1)에 N-MOS영역과 P-MOS영역을 정의한 후, P-MOS영역에 N형 불순물을 이온주입하여 N형 우물(2)을 형성한 다음 소정영역에 필드산화막(3)을 형성하여 N-MOS영역과 P-MOS영역을 분리시킨다. 이어서 결과물 전면에 게이트산화막(4)과 게이트전극 형성용 다결정실리콘(5) 및 50Å-1000Å두께의 얇은 질화막(11)을 순차적으로 형성한다.
다음에 제 2b 도를 참조하면, 사진식각 공정을 통해 상기 순차적층된 얇은 질화막(11)과 다결정실리콘(5) 및 게이트산화막(4)을 게이트패턴으로 패터닝하여 게이트전극(5a)을 형성한 다음 게이트전극(5a)를 마스크하여 N형 불순물, 예컨대 인(p)을 저농도로 이온주입하여 N-소오스/드레인 영역(7)을 형성한다. 이어서 제 2c 도를 참조하면, 상기 결과물 전면에 CVD산화막으로서 예컨대 LTO(Low Temperature Oxide)를 증착한 후 이방성식각하여 게이트전극(5a)측면에 측벽산화막(8)을 형성한다.
다음에 제 2d 도를 참조하면, 열산화공정을 진행하여 상기 N-MOS영역과 P-MOS영역의 노출된 기판표면에만 선택적으로 산화막(12)을 형성한다. 이때, 상기 게이트전극(5a)상부에는 얇은 질화막(11)으로 인해 상기 선택 산화막(12)이 형성되지 않게 되고, 따라서 후속공정인 이온주입 공정시 게이트전극(5a)과 소오스/드레인 영역상의 완충층은 두께차이를 갖게 된다.
이어서 제 2e 도를 참조하면 사진식각공정에 의해 P-MOS영역은 포토레지스트(6)로 마스킹하고 N-MOS영역만 노출시킨 다음 N형 불순물로서, 예컨대 비소(AS) 또는 인(P)을 고농도로 주입하여 N+소오스/드레인영역(9)을 형성함과 동시에 N+형으로 게이트전극(5)을 도핑시킨다.
이때, 게이트전극(5a)상에는 얇은 질화막(11)이 형성되고, 소오스/드레인영역상에는 선택산화막(12)이 형성되어 이온주입시 각기 다른 두께의 완충층으로 작용함으로써 주입되는 불순물 이온의 농도가 다르게 되므로 1회의 이온주입공정에 의해 각기 다른 불순물농도로 게이트전극의 도핑과 N+소오스/드레인(9)의 형성이 가능하게 된다.
다음에 제 2f 도를 참조하면, 상기 포토레지스트를 제거한 다음 사진식각공정에 의해 N-MOS영역은 포토레지스트(6)로 마스킹하고 P-MOS영역만 노출시킨 후 P형 불순물로서 예컨대 B 또는 BF2를 고농도로 이온주입하고 열처리하여 P+소오스/드레인영역(10)을 형성함과 동시에 P+형으로 게이트전극(5)을 도핑시킨다. 이 경우에도 상기 N-MOS와 마찬가지로 선택산화막(12)의 두께차이로 인해 각기 다른 불순물농도로 게이트 전극의 도핑과 P+소오스/드레인의 형성이 이루어진다.
즉 본 발명은 듀얼(N, P)게이트로 이루어진 트랜지스터를 채용한 CMOS소자에서 게이트전극과 소오스/드레인영역상에 질화막과 선택산화막을 이용하여 두께차이를 갖는 완충층을 셀프얼라인 형성하며 소오스/드레인과 게이트 동시 이온주입 하여 원하는 도우핑 깊이 및 도우핑농도를 얻을 수 있도록 한 듀얼게이트 트랜지스터 제조방법에 관한 것으로서 게이트용 폴리실리콘(5)을 증착시킨 후 얇은 질화막(11)(50Å-1000Å)을 증착시켜 게이트 형성시에 게이트 폴리실리콘(5)위에 질화막(11)을 남기는데 본 발명은 이 질화막의 성질, 즉 산화시에 단결정 실리콘에 비해 산화율이 훨씬 낮은 성질(1/10이하)을 이용하여 게이트 영역과 소오스/드레인 영역의 완충층의 두께에 차등을 두어 동시에 게이트와 소오스/드레인을 도우핑하는 것이다.
따라서 본 발명은 게이트 도우핑과 소오스/드레인 영역의 형성을 동시에 행하므로써 종래 듀얼게이트 셀 제조공정에 비해 2번의 마스킹공정과 2번의 이온주입공정 및 2번의 포토레지스트 제거공정을 수행하지 않고 듀얼게이트 트랜지스트를 제조하며, 이에 따라 불순물입자로 인한 오염을 최소화 할 수 있고, 생산성을 향상시킬 수 있으며 또한 P-MOS게이트라인과 N-MOS게이트라인이 연결되는 인터페이스 영역에서 2번의 얼라인(Align)만 실시하기 때문에 공핍층이 형성될 염려를 크게 줄이는 효과가 있다.
Claims (1)
- 반도체기판(1)에 N-MOS영역과 P-MOS영역을 정의하고, P-MOS영역에 N형 우물(2)을 형성하는 공정, 상기 반도체기판(1)상에 필드산화막(3)을 형성하여 N-MOS영역과 P-MOS영역을 분리시키는 공정, 상기 결과물 전면에 게이트 산화막(4), 다결정실리콘층(5), 얇은 질화막(11)을 순차적층시키는 공정, 상기 순차적층된 얇은 질화막(11), 다결정실리콘층(5), 게이트산화막(4)을 게이트전극패턴으로 패터닝하는 공정, 상기 결과물을 열산화하여 노출된 반도체기판 표면에만 산화막(12)을 형성하는 공정, N-MOS영역에 N형 불순물을 고농도를 이온주입하는 공정, 및 P-MOS영역에 P형 불순물을 고농도를 이온주입하는 공정을 포함하는 것을 특징으로 하는 듀얼게이트 트랜지스터 제조방법.
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