JPH0272661A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体装置、特にＣＭＯＳ（相補型ＭＯ３
）構造を有する半導体装置の製造方法に関し、さらに詳
しくは、ウェルの形成からＭＯＳトランジスタの活性化
領域の形成までの工程を可友釣に簡略化させた半導体装
置の製造方法の改良に係るものである。

（従来の技術） 従来、この種のＣＭＯＳ構造による半導体集積回路装置
を製造するためには、通常の場合、−数的に第２図（ａ
）ないしくＩＩＩ）に示す方法が採用されている。この
従来例方法につき、以下、その製造工程に従って順次に
説明する。なお、こＳでは、このＣＭＯＳ構造の半導体
集積回路の製造において、ウェルを形成してから、ＭＯ
Ｓトランジスタの活性化領域を形成し、かつトランジス
タのしきい値電圧を制御するためのイオン注入（以下、
チャネルドープと呼ぶ）を行なうまでの工程について述
べる。

すなわち、この従来例方法においては、−導電型を有す
るシリコン単結晶基板１の主面上にあって、まず、比較
的厚い酸化膜２を形成させ（第２図（ａ））、かつ写真
製版法（第１回目）を用いて、所定のレジストパターン
を形成した上で、この厚い酸化膜２のｐウェルに対応す
る側を選択的にエツチング除去しく同図（ｂ））、その
後、再度、薄い酸化膜３を形成する（同図（Ｃ））。つ
いで、ｎウェルに対応する側に残された厚い酸化膜２を
マスクにして、ポロンなどのｐ型不純物をイオン注入す
ることにより、前記薄い酸化膜３の下部にｐ型の不純物
層４を形成させ（同図（ｄ））、その後、この基板全体
を熱酸化処理することにより、これらのトに厚い酸化膜
５を形成するが、この熱酸化処理に伴なってｐ型不純物
層６が形成される（同図（ｅ））。続いて、写真製版法
（第２回目）を用いて、同様に前記ｐ型不純物領域６に
対応する部分をフォトレジストで覆った状態で、今度は
、前記厚い酸化膜５のｎウェルに対応する側を選択的に
エツチング除去し、かつｐウェルに対応する側に残され
た厚い酸化膜５をマスクにして、リンなどのｎ型不純物
をイオン注入してｎ型の不純物層７を形成しく同図（ｆ
））、その後、この基板全体を熱処理することにより、
前記ｐ型およびｎ型の各不純物領域６，７を拡散させて
、ｐウェル８およびｎウェル９をそれぞれに形成する（
同図（ｇ））。すなわち、こＳまでの工程で各ウェルの
形成が完了する。

次に、前記基板上にあって、薄い酸化膜１０とシリコン
窒化膜１１とを順次に形成しく同図（ｈ））、かつ写真
製版法（第３回目）を用いて、ＭＯＳトランジスタの活
性化領域となるべき各部分にこのシリコン窒化膜１１が
それぞれに一部づＳ残されるように、同シリコン窒化膜
１１を選択的にバターニングしてエツチング除去する（
同図（ｉ））。ついで、写真製版法（第４回目）を用い
て、前記ｎウェル９領域に対応する部分を覆うように、
フォトレジスト１２をバターニングし、このフォトレジ
スト１２をマスクにして、ポロンまたは二弗化ポロンな
どのｐ型不純物をイオン注入することにより、前記Ｐウ
ェル８領域内でのシリコン窒化膜ＩＩが残されていない
各部分にのみｐ型不純物層１３を形成させ（同図（ｊ）
）、その後、基板全体を熱酸化処理することにより、分
離酸化膜１５と共に、前記ｐ型不純物層１３によるチャ
ネルストッパ層１４を形成しく同図（ｋ））、これによ
ってＭＯＳトランジスタの活性化領域を区分設定するの
である。

こＳで続いて、ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈを制御するためのチャネルドープを行なうのであるが
、この場合、従来は、通常、これらの全面にポロンをイ
オン注入することによって、ｐウェル８内に形成するＮ
ＭＯ３とｎウェル９内に形成するＰＭＯ３とのそれぞれ
のしきい値電圧Ｖｔｈを制御していた。しかしこのとき
、ＭＯＳトランジスタのゲート長りが短かくなってくる
と、ＰＭＯ３においては、そのソース、ドレイン間の耐
圧ＢＶｄｓが低下すると云う問題を生ずるために、この
ＰＭＯ３側に対して、いわゆる、チャネル二重注入と呼
ばれる手法を適用するようにしている。

この手法は、まず、写真製版法（第５回目）を用いて、
前記Ｐウェル８領域に対応する部分をフォトレジスト１
６により覆うようにバターニングした後、このフォトレ
ジスト１６をマスクにして、あらかじめｎウェル９側に
リンまたは砒素などのｎ型不純物をイオン注入して、同
ｎウェル９よりもさらに−層、高濃度なｎ型の不純物領
域１７を形成させ、これによってＰＭＯＳのソース、ド
レイン耐圧ＢＶｄ、を向上させる（同図（１））。そし
て次に、これらの全面にボロンなどのｐ型不純物をイオ
ン注入することにより、Ｐウェル８とｎウェル９内での
双方に、前記したＮＭＯ３およびＰＭＯＳの各しきい値
電圧Ｖｔｈを制御するためのｐ型の不純物領域１８を形
成する（同図（ｍ））のである。

こλで、第３図には、前記した通常のプロセスとチャネ
ル二重注入プロセスとのそれぞれによって形成したＰＭ
ＯＳのソース、ドレイン耐圧と、チャネル長との関係を
示すが、この第３図からチャネル二重注入の効果は明ら
かで、チャネル長がたとえ１．０μｍ以下であっても、
充分な耐圧が得られるのである。

〔発明が解決しようとする課題〕

しかしながら、前記のような工程を経て完成される従来
での半導体装置の製造方法においては、その製造工程数
が多く、特に、写真製版工程の回数を少なくとも５回に
亙って必要とし、このために、製造時間が長くなって半
導体集積回路のコスト上昇を招くと云う問題点がある。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、半導体装置
、特に、ＣＭＯＳ構造を有する半導体装置の製造方法に
おいて、そのウェルの形成からＭｏＳトランジスタの活
性化領域の形成までの工程を可及的に簡略化させ得るよ
うにした。この種の半導体装置の製造方法を提供するこ
とである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係る半導体装置
の製造方法は、−導電型を有するシリコン単結晶基板上
に、逆導電型のウェル領域を備えるＣＭＯＳ構造の半導
体集積回路の製造方法であって、前記基板の主面上に、
薄いシリコン酸化膜およびシリコン窒化膜を順次に形成
する工程と、写真製版法により、前記窒化膜を選択的に
除去し、残された窒化膜をマスクにＰ型不純物をイオン
注入して、のちにｎウェルとなるｐ型層を形成する工程
と、前記残された窒化膜をマスクに基板を熱酸化して、
前記ｐ型層上に厚い酸化膜を形成させ、かつこの厚い酸
化膜をマスクにｎ型不純物をイオン注入して、のちにｎ
ウェルとなるｎ型層を形成する工程と、その後、前記厚
い酸化膜を残したま＼で基板全体を熱処理し、前記ｐ型
層およびｎ型層を拡散させて、ｎウェルおよびｎウェル
をそれぞれに形成する工程と、前記残された厚い酸化膜
をマスクに、前記ｎウェル内にのみｎ型不純物をイオン
注入して、高濃度ｎ型層を形成する工程と、ついで、前
記厚い酸化膜を除去した上で、あらためて薄いシリコン
酸化膜およびシリコン窒化膜を順次に形成する工程と、
写真製版法により、前記窒化膜を選択的に除去し、のち
にＭＯＳトランジスタの活性化領域となるべき各部分に
残された窒化膜をマスクにｐ型不純物をイオン注入して
、前記ｎウェルでの非活性化領域に高濃度ｐ型層を形成
すると共に、同時に、前記ｎウェルでの非活性化領域の
高濃度ｎ型層を打ち消す工程と、その後、前記各窒化膜
をマスクに基板を熱酸化して、それぞれの分離酸化膜を
選択的に形成する工程とを、少なくとも含むことを特徴
とするものである。

〔作　　　用〕

すなわち、この発明方法では、−導電型を有するシリコ
ン単結晶基板上に、逆導電型のウェル領域を備えるＣＭ
ＯＳ構造の半導体集積回路の製造方法において、基板の
主面上に、まず、薄いシリコン酸化膜とシリコン窒化膜
とを順次に形成し、写真製版法により、窒化膜を選択的
に除去した上で、ｐ型不純物をイオン注入して、のちに
ｎウェルとなるｐ型層を形成させ、かつ残された窒化膜
をマスクに基板を熱酸化して、ｐ型層上に厚い酸化膜を
形成させておき、ついで、この厚い酸化膜をマスクにｎ
型不純物をイオン注入して、のちにｎウェルとなるｎ型
層を形成させ、その後、厚い酸化膜を残したまき、基板
を熱処理してｐ型層およびｎ型層の拡散させるようにし
たので、ｎウェルおよびｎウェルをそれぞれに形成でき
、また、残された厚い酸化膜をマスクに、ｎウェル内に
のみｎ型不純物をイオン注入して高濃度ｎ型層を形成す
るようにしているため、そのま）の状態で、このｎウェ
ルに対するＰＭＯＳのチャネル二重注入プロセスを容易
に導入し得て、そのソース、ドレイン間の耐圧を向上で
き、さらに、残されている厚い酸化膜を除去した上で、
あらためて薄いシリコン酸化膜およびシリコン窒化膜を
順次に形成し・、かつ写真製版法により、窒化膜を選択
的に除去し、のちにＭＯＳトランジスタの活性化領域と
なるべき各部分に残された窒化膜をマスクにｐ型不純物
をイオン注入して、Ｐウェルでの非活性化領域に高濃度
ｐ型層を形成させ、かつ同時に、ｎウェルでの非活性化
領域の高濃度ｎ型層を打ち消した上で、これらの各窒化
膜をマスクに基板を熱酸化して、それぞれの分離酸化膜
を選択的に形成するようにしたから、ＭＯＳトランジス
タの活性化領域を容易に区分設定できると共に、その後
の基板全面へのボロンなどのＰ型不純物のイオン注入に
よって、ｐウェルとｎ＋７エル内でのＮＭＯ３およびＰ
ＭＯＳのしきい値電圧の制御が可能にな１す るのである。

〔実　施　例〕

以下、この発明に係る半導体装置の製造方法の実施例に
つき、第１図を参照して詳細に説明する。

第１図（ａ）ないしくｉ）はこの実施例を適用した場合
のＣＭＯＳ構造を有する半導体集積回路装置の製造方法
を工程順に示すそれぞれ断面模式図である。

すなわち、この実施例方法においては、−導電型、こ工
では、ｐ型のシリコン単結晶基板１０１の主面上にあっ
て、まず、熱酸化法により薄いシリコン酸化膜１０２を
、気相成長法によりシリコン窒化膜１０３を順次にそれ
ぞれ形成しく第１図（ａ））、かつ写真製版法を用いて
、ｐウェルとなる領域が露出されるように、フォトレジ
スト１０４をパターニングしてから、このシリコン窒化
膜１０３を選択的にエツチング除去し、このフォトレジ
スト１０４をマスクにして、ボロンなどのｐ型不純物を
イオン注入することにより、のちにｐウェルとなるｐ型
不純物層１０５を形成する（同図（ｂ））。

ついで、前記シリコン窒化膜１０３を耐酸化性マスクに
用い、基板を熱酸化処理して、前記ｐ型不純物領域上に
厚い酸化膜１０２′を形成させ、かつまた、この厚い酸
化膜１０２′をマスクにして、リンなどのｎ型不純物を
イオン注入することにより、前記厚い酸化膜１０２以外
の領域に、のちにｎウェルとなるｎ型不純物層１０８を
形成する（同図（Ｃ））。

またその後、この基板全体を熱処理することにより、前
記ｐ型およびｎ型の各不純物領域１０５．１０６を拡散
させて、ｐウェル１０７およびｎウェル１０８をそれぞ
れに形成するが、このとき、ｐウェル１０７上にあって
は、前記マスクとして用いた厚い酸化膜１０２を残した
まきにしておく（同図（ｄ））。つまり、こＳまでの工
程で各ウェルの形成が完了する。

次に、この状態のまＳで、再度、前記ｎウェル１０８内
に、残されている厚い酸化膜１０２をマスクにして、リ
ンまたは砒素などのｎ型不純物を、例えば、　ｌＸｌ０
”　−９ＸＩ０１３／ｃｒｎ’の注入量でイオン注入す
ることにより、同ｎウェル１０８よりもさらに一層、高
濃度なｎ型の不純物層１０９を形成させるもので、こき
で形成されるｎ型不純物層１０９が、前記したＰＭＯＳ
側でのチャネル二重注入されたｎ型層となって、そのソ
ース、ドレイン間の耐圧Ｂｖｄ！を向上させ得るのであ
り（同図（ｅ））、ついで、前記厚い酸化膜１０２′を
除去した上で、あらためて薄い酸化［１１０およびシリ
コン窒化膜１１１を順次に形成する（同図（ｆ））。

そしてまた、その後、写真製版法を用いて、のちにＭＯ
Ｓトランジスタの活性化領域となるべき各領域部分、つ
まりこＳでは、前記ｐウェル１０７およびｎウェル１０
８との各領域部分上にあって、このシリコン窒化膜１１
１がそれぞれに一部分づ１残されるように、これを選択
的にパターニングしてエツチング除去すると共に、続い
て、これらそれぞれの各シリコン窒化膜１１１をマスク
にして、その全面に、ボロンなどのｐ型不純物を、例え
ば、　ｌ×１Ｑ１１〜９ｘ　１０１３／ｃゴの注入量で
イオン注入することによって、前記〜方のｐウェル１０
７領域側では、そのシリコン窒化膜ＩＩＩが残されてい
ない各露出部分内、つまり、非活性化領域内にあって、
あらためて高濃度のｐ型不純物層１１２を形成させ、ま
た同時に、前記他方のｎウェル１０８領域側では、シリ
コン窒化膜ＩＩＩが残されていない各露出部分内、つま
りこＳでも、非活性化領域内にあって注入されるｐ型不
純物により、先に注入されているところの、その該当す
る非活性化領域内でのｎ型不純物１０９の存在を打ち消
して、同該当する非活性化領域内の部分を打ち消し部分
１１３とするのである（同図（ｇ））。

またその後、これらの各シリコン窒化膜ｌｉｔを耐酸化
性マスクに用い、基板全体を熱酸化処理することにより
、ＮＭＯＳとＰＭＯ３との相互間を分離する比較的厚い
分離酸化膜１１５の選択的な形成に併せて、前記ｐ型不
純物層１１２によるチャネルストッパ層１１４を形成さ
せ、これによってＭＯＳトランジスタの活性化領域を区
分設定できるもので（同図（ｈ））、その後、この基板
表面の全面にあって、ボロンなどのｐ型不純物をイオン
注入することにより、前記ｎウェル１０７とｎウェル１
０８内の双方に、ＮＭＯＳおよびＰＭＯ３でのしきい値
電圧Ｖｔｈを制御するためのｐ型不純物層１１６を形成
するのである（同図（ｉ））。

以上のように、この実施例方法においては、前記各工程
によって、ＰＭＯ３側にソース、ドレイン間耐圧ＢＶｄ
、を向上させるためのチャネル二重注入プロセスを適用
した０ＭＯ３構造を有する半導体集積回路を製造し得る
のであり、この実施例による製造方法では、各工程中に
おける写真製版を２回のみで済ませることができ、従来
例方法での同写真製版工程が少なくとも５回を必要とす
る場合に比較して、その工程を大幅に短縮し得るのであ
る。

〔発明の効果〕

以上詳述したようにこの発明方法によれば、導電型を有
するシリコン単結晶基板上に、逆導電型のウェル領域を
備える０ＭＯ３構造の半導体集積回路の製造方法におい
て、基板の主面上に、まず、薄いシリコン酸化膜とシリ
コン窒化膜とを順次に形成し、写真製版法により、窒化
膜を選択的に除去した上で、ｐ型不純物をイオン注入し
て、のちにｎウェルとなるｐ型層を形成させ、かつ残さ
れた窒化膜をマスクに基板を熱酸化して、ｐ型層上に厚
い酸化膜を形成させておき、ついで、この厚い酸化膜を
マスクにｎ型不純物をイオン注入して、のちにｎウェル
となるｎ型層を形成させ、その後、厚い酸化膜を残した
ま５、基板を熱処理してｐ型層およびｎ型層の拡散させ
るようにしたので、所望のＰウェルおよびｎウェルをそ
ゎぞれに形成でき、また、残された厚い酸化膜をマスク
に、ｎウェル内にのみｎ型不純物をイオン注入して高濃
度ｎ型層を形成するようにしているため、そのまＸの状
態で、このｎウェルに対するＰＭＯ３のチャネル二重注
入プロセスを容易に導入し得て、そのソース、ドレイン
間の耐圧を向上できることになり、さらに、この残され
ている厚い酸化膜を除去した上で、あらためて薄いシリ
コン酸化膜およびシリコン窒化膜を順次に形成し、かつ
写真製版法により、窒化膜を選択的に除去し、のちにＭ
ＯＳトランジスタの活性化領域となるべき各部分に残さ
れた窒化膜をマスクにｐ型不純物をイオン注入して、ｎ
ウェルでの非活性化領域に高濃度ｐ型層を形成させ、か
つ同時に、ｎウェルでの非活性化領域の高濃度ｎ型層を
打ち消した上で、これらの各窒化膜をマスクに基板を熱
酸化して、それぞれの分離酸化膜を選択的に形成するよ
うにしたから、ＭＯＳ）ランジスタの活性化領域を容易
に区分設定できると共に、その後の基板全面へのボロン
などのｐ型不純物のイオン注入により、ｎウェルとｎウ
ェル内でのＮＭＯＳおよびＰＭＯ８のしきい値電圧の制
御を可能にし、このようにして所期通りの０ＭＯ３構造
を有する半導体集積回路を極めて容易に製造できるもの
で、しかも、従来例方法に比較して製造工程の大幅な簡
略化。

特に、写真製版工程数を減少し得て、その作業時間を短
縮できるなどの優れた特長を有するものである。

【図面の簡単な説明】

第１図（ａ）ないしくｉ）はこの発明の一実施例を適用
した場合のＣＭＯＳ構造を有する半導体装置の製造方法
を工程順に示すそれぞれ断面模式図であり、また、第２
図（ａ）ないしくｍ）は従来例による同上ＣＭＯＳ構造
を有する半導体装置の製造方法を工程順に示すそれぞれ
断面模式図、第３図は同上装置における通常プロセスと
チャネル：二重注入プロセスとのそれぞれによって形成
させたＰＭＯ８のソース、ドレイン耐圧とチャネル長と
の関係を示す説明図である。 １０１・・・・ｐ型シリコン単結晶基板、１０２．１０
２・・・・薄い酸化膜、厚い酸化膜、１０３・・・・シ
リコン窒化膜、】０４・・・・フォトレジスト、１０５
・・・・ｐ型不純物層、１０６・・・・ｎ型不純物層、
１０７・・・・ｐウェル、１０８・・・・ｎウェル、１
０９・・・・高濃度ｎ型不純物層、１１０・・・・薄い
酸化膜、１１１・・・・シリコン窒化膜、１１２・・・
・ｐ型不純物層、１１３・・・・打ち消し部分、１１４
・・・・チャネルストッパ層、１１５・・・・分離酸化
膜、１１６・・・・ｐ型不純物層。 代理人　　大　　岩　　増　　雄 〔八〕 ５ｐ八日

Claims (1)

【特許請求の範囲】
1. 一導電型を有するシリコン単結晶基板上に、逆導電型の
   ウェル領域を備えるＣＭＯＳ構造の半導体集積回路の製
   造方法であって、前記基板の主面上に、薄いシリコン酸
   化膜およびシリコン窒化膜を順次に形成する工程と、写
   真製版法により、前記窒化膜を選択的に除去し、残され
   た窒化膜をマスクにｐ型不純物をイオン注入して、のち
   にｐウェルとなるｐ型層を形成する工程と、前記残され
   た窒化膜をマスクに基板を熱酸化して、前記ｐ型層上に
   厚い酸化膜を形成させ、かつこの厚い酸化膜をマスクに
   ｎ型不純物をイオン注入して、のちにｎウェルとなるｎ
   型層を形成する工程と、その後、前記厚い酸化膜を残し
   たまゝで基板全体を熱処理し、前記ｐ型層およびｎ型層
   を拡散させて、ｐウェルおよびｎウェルをそれぞれに形
   成する工程と、前記残された厚い酸化膜をマスクに、前
   記ｎウェル内にのみｎ型不純物をイオン注入して、高濃
   度ｎ型層を形成する工程と、ついで、前記厚い酸化膜を
   除去した上で、あらためて薄いシリコン酸化膜およびシ
   リコン窒化膜を順次に形成する工程と、写真製版法によ
   り、前記窒化膜を選択的に除去し、のちにＭＯＳトラン
   ジスタの活性化領域となるべき各部分に残された窒化膜
   をマスクにｐ型不純物をイオン注入して、前記ｐウェル
   での非活性化領域に高濃度ｐ型層を形成すると共に、同
   時に、前記ｎウェルでの非活性化領域の高濃度ｎ型層を
   打ち消す工程と、その後、前記各窒化膜をマスクに基板
   を熱酸化して、それぞれの分離酸化膜を選択的に形成す
   る工程とを、少なくとも含むことを特徴とする半導体装
   置の製造方法。