JPH0388363A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0388363A JPH0388363A JP1223631A JP22363189A JPH0388363A JP H0388363 A JPH0388363 A JP H0388363A JP 1223631 A JP1223631 A JP 1223631A JP 22363189 A JP22363189 A JP 22363189A JP H0388363 A JPH0388363 A JP H0388363A
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＣＭＯＳ構造を有する半導体装置に関し。
ｎ型？ｌＯ５）ランジスタとｐ型ＭＯ５ｌ−ランジスタ
のしきい値電圧（Ｖい〉を独立に制御可能とすることに
よって特性の均一性を向上すること目的とし。
のしきい値電圧（Ｖい〉を独立に制御可能とすることに
よって特性の均一性を向上すること目的とし。
半導体基板表面に画定された第１領域および第２領域を
選択的に覆う耐酸化性マスク層を形成する工程と、該第
１領域における前記耐酸化性マスク層上に一導電型の不
純物イオンの通過を阻止可能な上層を選択的に形成する
工程と、該耐酸化性マスク層を通して該第２領域に反対
導電型の不純物イオンを選択的に注入して反対導電型の
ウェルを形成する工程と、前記一導電型の不純物イオン
の通過を阻止可能であり且つ前記第２領域を゛選択的に
覆うマスク層を形成する工程と、該マスク層および前記
上層から表出する前記半導体基板表面に前記一導電型の
不純物イオンを注入する工程と。
選択的に覆う耐酸化性マスク層を形成する工程と、該第
１領域における前記耐酸化性マスク層上に一導電型の不
純物イオンの通過を阻止可能な上層を選択的に形成する
工程と、該耐酸化性マスク層を通して該第２領域に反対
導電型の不純物イオンを選択的に注入して反対導電型の
ウェルを形成する工程と、前記一導電型の不純物イオン
の通過を阻止可能であり且つ前記第２領域を゛選択的に
覆うマスク層を形成する工程と、該マスク層および前記
上層から表出する前記半導体基板表面に前記一導電型の
不純物イオンを注入する工程と。
該マスク層および上層を選択的に除去して前記第１領域
および第２領域を覆う耐酸化性マスク層を表出させる工
程と、該耐酸化性マスク層から表出する前記半導体基板
表面を選択酸化して分離絶縁層を形成するとともに該分
離絶縁層と該半導体基板間に一導電型のチャネルカット
を形成する工程を含むことから構成される。
および第２領域を覆う耐酸化性マスク層を表出させる工
程と、該耐酸化性マスク層から表出する前記半導体基板
表面を選択酸化して分離絶縁層を形成するとともに該分
離絶縁層と該半導体基板間に一導電型のチャネルカット
を形成する工程を含むことから構成される。
本発明はＣＭＯ５構造を有する半導体装置に係り。
とくにｎ型ウェルおよびｐ型チャネルカットの形成にお
ける不純物のイオン注入の制御方法に関する。
ける不純物のイオン注入の制御方法に関する。
〔従来の技術〕
現在、 ＣＭＯ５構造の半導体装置の製造において。
ウェルを形成する不純物および素子分離領域における寄
生トランジスタ効果を低減するためのチャネルカットを
形成する不純物の導入はイオン注入によって行われるの
が主流となっている。
生トランジスタ効果を低減するためのチャネルカットを
形成する不純物の導入はイオン注入によって行われるの
が主流となっている。
上記ｃｎｏｓ構造の半導体装置における素子分離領域が
、いわゆるＬＯＧＯ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ５ｉｌｉ−ｃｏｎ）法により形成される場合
、 ＬＯＧＯ５工程において耐酸化性マスクとして用い
られるＳｉ、Ｎ、膜を通して、上記不純物がイオン注入
されたり、あるいはこの５ｉｓＮａ膜が不純物イオンに
対するマスクとして用いられたりすることがある。これ
を、ｎ型ウェルを用いるＣＭＯ５構造を例に、第２図に
したがって説明する。
、いわゆるＬＯＧＯ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ｏｆ ５ｉｌｉ−ｃｏｎ）法により形成される場合
、 ＬＯＧＯ５工程において耐酸化性マスクとして用い
られるＳｉ、Ｎ、膜を通して、上記不純物がイオン注入
されたり、あるいはこの５ｉｓＮａ膜が不純物イオンに
対するマスクとして用いられたりすることがある。これ
を、ｎ型ウェルを用いるＣＭＯ５構造を例に、第２図に
したがって説明する。
■例えばｐ型のシリコン基板１表面に画定された活性領
域４および５上に、 ＬＯＧＯＳマスク層となる厚さ約
１５００人のＳｉ２Ｎ４膜３を形成す″る。（第２図（
ａ）） ■活性領域５を表出する開口６１を有するレジスト層６
を形成したのち、開口６１内に、 Ｓｉ、Ｎ、膜３を
通過可能な大きさのエネルギーを有する燐イオン（Ｐｏ
）を注入する。（第２図（ロ））■レジスト層６を除去
したのち、シリコン基板ｌを熱処理して、活性領域５に
ｎ型ウェル７を形成する。（第２図（Ｃ）） ■活性領域５を選択的に覆うレジストマスク層８を形成
し、活性領域４および５の周囲に表出するシリコン基板
１に硼素イオン（Ｂ″″）を注入する。
域４および５上に、 ＬＯＧＯＳマスク層となる厚さ約
１５００人のＳｉ２Ｎ４膜３を形成す″る。（第２図（
ａ）） ■活性領域５を表出する開口６１を有するレジスト層６
を形成したのち、開口６１内に、 Ｓｉ、Ｎ、膜３を
通過可能な大きさのエネルギーを有する燐イオン（Ｐｏ
）を注入する。（第２図（ロ））■レジスト層６を除去
したのち、シリコン基板ｌを熱処理して、活性領域５に
ｎ型ウェル７を形成する。（第２図（Ｃ）） ■活性領域５を選択的に覆うレジストマスク層８を形成
し、活性領域４および５の周囲に表出するシリコン基板
１に硼素イオン（Ｂ″″）を注入する。
このとき、活性領域４におけるＳｔ、Ｎ、膜３はＶを阻
止するマスクとして機能する。（第２図＠）■マスク層
８を除去し、 ＳｉＪ、膜゛３をマスクとして表出す
るシリコン基板１表面を熱酸化する。
止するマスクとして機能する。（第２図＠）■マスク層
８を除去し、 ＳｉＪ、膜゛３をマスクとして表出す
るシリコン基板１表面を熱酸化する。
その結果、活性領域４および５の周囲に５ｉｆｔから成
る分離絶縁層９が形成されるとともに、活性領域４およ
び５の周囲に注入したＢ９が分離絶縁層９とシリコン基
板１との間に偏析して、ｐ型のチャネルカット１０か形
成される。（第２図（ｅ））〔発明が解決しようとする
課題〕 上記のように、活性領域５におけるＳｉ、Ｎ、膜３はＰ
ｏを通過させ、活性領域４における５ｉｌＮ４膜３はＢ
ｏに対してマスクとして機能しなければならない、した
がって、 Ｓｉ３Ｎ４膜３の厚さは、この膜中におけ
る ｐ＋の飛程（Ｒｐ）より小さく、Ｂｏの飛程（Ｒｐ
）より大きくなければならない。
る分離絶縁層９が形成されるとともに、活性領域４およ
び５の周囲に注入したＢ９が分離絶縁層９とシリコン基
板１との間に偏析して、ｐ型のチャネルカット１０か形
成される。（第２図（ｅ））〔発明が解決しようとする
課題〕 上記のように、活性領域５におけるＳｉ、Ｎ、膜３はＰ
ｏを通過させ、活性領域４における５ｉｌＮ４膜３はＢ
ｏに対してマスクとして機能しなければならない、した
がって、 Ｓｉ３Ｎ４膜３の厚さは、この膜中におけ
る ｐ＋の飛程（Ｒｐ）より小さく、Ｂｏの飛程（Ｒｐ
）より大きくなければならない。
実際のイオン注入工程においては、エネルギーが、それ
ぞれ、 １８０ＫｅＶおよび３２ＫｅＶ程度のＰ”およ
びＢｏが用いられる。 Ｓｉ３Ｎ、膜３中におけるこ
れらイオンの飛程（Ｒｐ）はＰｌが１４４０人、８９が
７４０人である。しかし、活性領域４における５ｉｓＮ
ａ膜３はＢ＋を完全に阻止するために、 ７４０ ＋
８１０＝１５５０ （入）の厚さを有することが必要と
される。
ぞれ、 １８０ＫｅＶおよび３２ＫｅＶ程度のＰ”およ
びＢｏが用いられる。 Ｓｉ３Ｎ、膜３中におけるこ
れらイオンの飛程（Ｒｐ）はＰｌが１４４０人、８９が
７４０人である。しかし、活性領域４における５ｉｓＮ
ａ膜３はＢ＋を完全に阻止するために、 ７４０ ＋
８１０＝１５５０ （入）の厚さを有することが必要と
される。
上記余分の８１０人は、Ｓｉ３Ｎ４膜中に注入されたＢ
ｏが深さ方向に正規分布するとした場合の３σ値である
。
ｏが深さ方向に正規分布するとした場合の３σ値である
。
したがって、Ｐｏを通過可能なＳｉ３Ｎｇ膜の厚さとＢ
ｏを完全に阻止可能な５ｉＪａ膜の厚さはほぼ等しくな
る。さらにウェハ内あるいはウェハ間におけるＳｉ３Ｎ
、膜３等の膜厚変動を考慮して、活性領域４においてＢ
ｏを完全に阻止可能な厚さを選ぶとすると、活性領域５
に注入されるＰ０濃度が充分でなく、一方、活性領域５
に所定濃度の膜９を注入可能な厚さを選ぶとすると、活
性領域４において８０を完全に阻止できなくなる。いず
れの場合にも、少なくとも一方の活性領域における不純
物濃度の変動が大きくなり、その結果、この領域に形成
されるＭＯＳ ）ランジスタのしきい値（Ｖｚｂ）電
圧にバラツキを生じることになる。
ｏを完全に阻止可能な５ｉＪａ膜の厚さはほぼ等しくな
る。さらにウェハ内あるいはウェハ間におけるＳｉ３Ｎ
、膜３等の膜厚変動を考慮して、活性領域４においてＢ
ｏを完全に阻止可能な厚さを選ぶとすると、活性領域５
に注入されるＰ０濃度が充分でなく、一方、活性領域５
に所定濃度の膜９を注入可能な厚さを選ぶとすると、活
性領域４において８０を完全に阻止できなくなる。いず
れの場合にも、少なくとも一方の活性領域における不純
物濃度の変動が大きくなり、その結果、この領域に形成
されるＭＯＳ ）ランジスタのしきい値（Ｖｚｂ）電
圧にバラツキを生じることになる。
上記における膜９のエネルギーをより大きくするか、あ
るいはＢ＋のエネルギーをより小さくすることによって
、各イオンのＲｐを都合のよい値に変えることが考えら
れるが、イオン注入装置によっては、上記のエネルギー
範囲が制御限界である場合もある。
るいはＢ＋のエネルギーをより小さくすることによって
、各イオンのＲｐを都合のよい値に変えることが考えら
れるが、イオン注入装置によっては、上記のエネルギー
範囲が制御限界である場合もある。
本発明は、それぞれの活性領域に注入される不純物イオ
ンのエネルギーを変えずに、所望のしきい値（Ｖい）電
圧を独立に制御可能とすることによってトランジスタ特
性の均一性を向上すること目的とする。
ンのエネルギーを変えずに、所望のしきい値（Ｖい）電
圧を独立に制御可能とすることによってトランジスタ特
性の均一性を向上すること目的とする。
上記目的は、半導体基板表面に画定された第１領域およ
び第２８１域を選択的に覆う耐酸化性マスク層を形成す
る工程と、該第１６１域における前記耐酸化性マスク層
上に一導電型の不純物イオンの通過を阻止可能な上層を
選択的に形成する工程と。
び第２８１域を選択的に覆う耐酸化性マスク層を形成す
る工程と、該第１６１域における前記耐酸化性マスク層
上に一導電型の不純物イオンの通過を阻止可能な上層を
選択的に形成する工程と。
該耐酸化性マスク層を通して該第２領域に反対導電型の
不純物イオンを選択的に注入して反対導電型のウェルを
形成する工程と、前記一導電型の不純物イオンの通過を
阻止可能であり且つ前記第２領域を選択的に覆うマスク
層を形成する工程と。
不純物イオンを選択的に注入して反対導電型のウェルを
形成する工程と、前記一導電型の不純物イオンの通過を
阻止可能であり且つ前記第２領域を選択的に覆うマスク
層を形成する工程と。
該マスク層および前記上層から表出する前記半導体基板
表面に前記一導電型の不純物イオンを注入する工程と、
該マスク層および上層を選択的に除去して前記第１領域
および第２ ｆｉＪＩ域を覆う耐酸化性マスク層を表出
させる工程と、該耐酸化性マスク層から表出する前記半
導体基板表面を選択酸化して分離絶縁層を形成するとと
もに該分離絶縁層と該半導体基板間に一導電型のチャネ
ルカットを形成する工程を含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
表面に前記一導電型の不純物イオンを注入する工程と、
該マスク層および上層を選択的に除去して前記第１領域
および第２ ｆｉＪＩ域を覆う耐酸化性マスク層を表出
させる工程と、該耐酸化性マスク層から表出する前記半
導体基板表面を選択酸化して分離絶縁層を形成するとと
もに該分離絶縁層と該半導体基板間に一導電型のチャネ
ルカットを形成する工程を含むことを特徴とする本発明
に係る半導体装置の製造方法によって達成される。
例えば、ｎチャネルＭＯＳトランジスタを形成する活性
領域上のＬＯＧＯＳマスク層の上に、厚さ１０００Å程
度のポリシリコン層を形成しておくことによって、素子
分ｌＩ 領域にチャネルカットを形成するために注入さ
れるＢｏの洩れを完全に阻止する。
領域上のＬＯＧＯＳマスク層の上に、厚さ１０００Å程
度のポリシリコン層を形成しておくことによって、素子
分ｌＩ 領域にチャネルカットを形成するために注入さ
れるＢｏの洩れを完全に阻止する。
ちなみに、ポリシリコン中における３２ＫｅＶのエネル
ギーを有するＢ′″の飛程（Ｒｐ）は１０００人、前記
３σの値は１１０人である。 Ｓｉ３Ｎ４から戒るＬＯ
ＣＯＳマスク層は、 １８０ＫｅＶのＰｏの飛程（Ｒｐ
〜１４４０入）より充分小さい厚さ１例えば１０００
人として膜４の注入を行う、その結果、ｎ型ウェルにお
いては所定の不純物濃度が保証され、所望のしきい値（
Ｖい）電圧を有するｐチャネルＭＯ５）ランジスタを形
成可能となる。一方、ｎチャネル８０５ ）ランジスタ
のしきい値（ｖｔｈ）電圧は、チャネルカット形成不純
物による影響を受けないので、安定に制御可能となる。
ギーを有するＢ′″の飛程（Ｒｐ）は１０００人、前記
３σの値は１１０人である。 Ｓｉ３Ｎ４から戒るＬＯ
ＣＯＳマスク層は、 １８０ＫｅＶのＰｏの飛程（Ｒｐ
〜１４４０入）より充分小さい厚さ１例えば１０００
人として膜４の注入を行う、その結果、ｎ型ウェルにお
いては所定の不純物濃度が保証され、所望のしきい値（
Ｖい）電圧を有するｐチャネルＭＯ５）ランジスタを形
成可能となる。一方、ｎチャネル８０５ ）ランジスタ
のしきい値（ｖｔｈ）電圧は、チャネルカット形成不純
物による影響を受けないので、安定に制御可能となる。
以下本発明の実施例の工程を、ｎ型ウェルを用いるＣＭ
ＯＳ構造を例に、要部断面を示す第１図を参照して説明
する。以下の図面において、既掲の図面におけるのと同
じ部分には同一符号を付しである。
ＯＳ構造を例に、要部断面を示す第１図を参照して説明
する。以下の図面において、既掲の図面におけるのと同
じ部分には同一符号を付しである。
■不純物濃度Ｉ ＸＩＯ”／ｃｍ”を有するｐ型のシリ
コン基板１表面を酸化して厚さ約５００人のＳｉＯ□膜
２を形成する。（第１図（ａ）） ■例えば周知のＣＶＤ（化学気相成長）法を用いて。
コン基板１表面を酸化して厚さ約５００人のＳｉＯ□膜
２を形成する。（第１図（ａ）） ■例えば周知のＣＶＤ（化学気相成長）法を用いて。
ｓｔｏｗ膜２上全２上全面約１０００人のＳｉ３Ｎ４膜
３を堆積する。（第１図（ロ）） ■例えば周知のＣＶＤ法を用いて、 Ｓｉ３Ｎ、膜３
上層面に厚さ約１０００人のポリシリコン層２０を堆積
する。（第１図（Ｃ）） ■周知のりソゲラフ技術を用いてポリシリコン層２０を
選択的にエツチングする。ポリシリコン層２０のエツチ
ングは、ＳＦ４あるいはＣＣＬをエッチャントとするり
アクティブイオンエツチングを行えばよい。（第１図（
イ）） ■上記■で用いたフォトレジストをそのままの状態とし
、引き続いてＳｉ、Ｎ、膜３を選択的にエツチングする
。このエツチングは、ＣＦ、と０．との混合ガスをエッ
チャントとするりアクティブイオンエツチングを行えば
よい、（第１図（ｅ））■周知のリソグラフ技術を用い
て、活性領域５を表出する開口６１を有するレジスト層
６を形成する。開口６１は、活性領域５周囲近傍のシリ
コン基板ｌを表出する寸法であってもよい、そののち。
３を堆積する。（第１図（ロ）） ■例えば周知のＣＶＤ法を用いて、 Ｓｉ３Ｎ、膜３
上層面に厚さ約１０００人のポリシリコン層２０を堆積
する。（第１図（Ｃ）） ■周知のりソゲラフ技術を用いてポリシリコン層２０を
選択的にエツチングする。ポリシリコン層２０のエツチ
ングは、ＳＦ４あるいはＣＣＬをエッチャントとするり
アクティブイオンエツチングを行えばよい。（第１図（
イ）） ■上記■で用いたフォトレジストをそのままの状態とし
、引き続いてＳｉ、Ｎ、膜３を選択的にエツチングする
。このエツチングは、ＣＦ、と０．との混合ガスをエッ
チャントとするりアクティブイオンエツチングを行えば
よい、（第１図（ｅ））■周知のリソグラフ技術を用い
て、活性領域５を表出する開口６１を有するレジスト層
６を形成する。開口６１は、活性領域５周囲近傍のシリ
コン基板ｌを表出する寸法であってもよい、そののち。
開口６１内に残るポリシリコン膜２０を選択的にエツチ
ングする。このエツチングは１選択性のよいマイクロ波
エツチング法により行うのがよい、エッチャントとして
はＣＦ、と０！との混合ガスを用いる。
ングする。このエツチングは１選択性のよいマイクロ波
エツチング法により行うのがよい、エッチャントとして
はＣＦ、と０！との混合ガスを用いる。
露出しているＳｉＯ□膜２の滅膜量は、５０人程度、露
出するＳｉ３Ｎ、膜３の濾膜量は１５人程度であり、こ
れらの濾膜の影響は無視できる（第１図（ｆ））■開口
６１内に、Ｓｉ、Ｎ、膜３を通過可能な大きさのエネル
ギー、例えば１８０ＫｅＶを有する燐イオン（Ｐ’″）
を注入する。（第１図（ｇ）） ■レジスト層６を除去したのち、シリコン基板１を熱処
理することにより、活性領域５に不純物濃度Ｉ ＸＩＯ
”／ｃａ＋’のｎ型ウェル７が形成される。
出するＳｉ３Ｎ、膜３の濾膜量は１５人程度であり、こ
れらの濾膜の影響は無視できる（第１図（ｆ））■開口
６１内に、Ｓｉ、Ｎ、膜３を通過可能な大きさのエネル
ギー、例えば１８０ＫｅＶを有する燐イオン（Ｐ’″）
を注入する。（第１図（ｇ）） ■レジスト層６を除去したのち、シリコン基板１を熱処
理することにより、活性領域５に不純物濃度Ｉ ＸＩＯ
”／ｃａ＋’のｎ型ウェル７が形成される。
（第１図■）
■周知のりソゲラフ技術を用いて、活性領域５を選択的
に覆うレジストマスク層８を形成し、活性領域４および
５の周囲に表出するシリコン基板ｌに９例えば３２Ｋｅ
Ｖの エネルギー を有する硼素イオン（Ｂｏ〉を注入
する。ドーズ量は９例えば２ Ｘ １０’ ３／ｃｍ”
とする、このとき、活性領域４におけるポリシリコン層
２０と５ｉＪ４膜３は、Ｂ＋を阻止するマスクとして機
能する。（第１図（ｉ））■マスク層８を除去し、さら
に、前記マイクロ波エツチング法を用いてポリシリコン
層２０を選択的に除去したのち、 Ｓｉ、Ｎ、膜３をマ
スクとして表出するシリコン基板１表面を熱酸化し、活
性領域４および５の周囲にＳｉＯ□から威る分離絶縁層
９を形成する。上記■の工程において活性領域４および
５の周囲に注入された８＋は偏析効果によりシリコン基
板１側へ押しやられ９分離絶縁層９とシリコン基板ｌと
の間にｐ型のチャネルカットｌＯを形成する。（第１図
（ｊ）） 以後９通常のＣＭＯＳトランジスタ製造と同様の工程を
経て、第３図に示すように、活性領域４および５に、そ
れぞれ、ｎチャネルＭＯＳ ｌ−ランジスタとｎチャ
ネルＭＯＳ トランジスタを形成してＣＭＯＳ構造を
完成する。主な工程を列挙すると。
に覆うレジストマスク層８を形成し、活性領域４および
５の周囲に表出するシリコン基板ｌに９例えば３２Ｋｅ
Ｖの エネルギー を有する硼素イオン（Ｂｏ〉を注入
する。ドーズ量は９例えば２ Ｘ １０’ ３／ｃｍ”
とする、このとき、活性領域４におけるポリシリコン層
２０と５ｉＪ４膜３は、Ｂ＋を阻止するマスクとして機
能する。（第１図（ｉ））■マスク層８を除去し、さら
に、前記マイクロ波エツチング法を用いてポリシリコン
層２０を選択的に除去したのち、 Ｓｉ、Ｎ、膜３をマ
スクとして表出するシリコン基板１表面を熱酸化し、活
性領域４および５の周囲にＳｉＯ□から威る分離絶縁層
９を形成する。上記■の工程において活性領域４および
５の周囲に注入された８＋は偏析効果によりシリコン基
板１側へ押しやられ９分離絶縁層９とシリコン基板ｌと
の間にｐ型のチャネルカットｌＯを形成する。（第１図
（ｊ）） 以後９通常のＣＭＯＳトランジスタ製造と同様の工程を
経て、第３図に示すように、活性領域４および５に、そ
れぞれ、ｎチャネルＭＯＳ ｌ−ランジスタとｎチャ
ネルＭＯＳ トランジスタを形成してＣＭＯＳ構造を
完成する。主な工程を列挙すると。
■活性領域４および５における前記Ｓｉ、Ｎ、膜３なら
びに５ｉＯ１膜２を順次除去する。
びに５ｉＯ１膜２を順次除去する。
■活性領域４および５に表出しているシリコン基板１表
面を熱酸化してゲート絶縁膜３１を形成する。
面を熱酸化してゲート絶縁膜３１を形成する。
■シリコン基板１全体に９例えばポリシリコン層を堆積
し、これをパターンニングしてゲート電極３２を形成す
る。
し、これをパターンニングしてゲート電極３２を形成す
る。
■上記ポリシリコンゲート電極３２をマスクとして、活
性領域４にｎ型不純物を導入して、ｎ型ソース／ドレイ
ン３３を形成する。
性領域４にｎ型不純物を導入して、ｎ型ソース／ドレイ
ン３３を形成する。
■上記ポリシリコンゲート電極３２をマスクとして、活
性領域５．すなわち、ｎ型ウェル７にｐ型不純物を導入
して、Ｐ型ソース／ドレイン３４を形成する。
性領域５．すなわち、ｎ型ウェル７にｐ型不純物を導入
して、Ｐ型ソース／ドレイン３４を形成する。
なお、上記実施例においては、ｎ型ウェルを用いたＣＭ
ＯＳ構造を例に説明したが、基板およびイオン注入する
不純物の導電型を上記実施例と逆にすれば、ｐ型ウェル
を用いたＣＭＯＳ構造を形成することも可能である。
ＯＳ構造を例に説明したが、基板およびイオン注入する
不純物の導電型を上記実施例と逆にすれば、ｐ型ウェル
を用いたＣＭＯＳ構造を形成することも可能である。
本発明によれば、 ＣＭＯＳ構造を有する半導体装置に
おけるｎチャネルＭＯＳ ）ランジスタとｎチャネル
ＭＯＳ ）ランジスタのしきいち電圧（Ｖい）を確実に
独立に制御可能となり、均一な特性を有するトランジス
タから威る半導体装置を製造可能とする効果がある。
おけるｎチャネルＭＯＳ ）ランジスタとｎチャネル
ＭＯＳ ）ランジスタのしきいち電圧（Ｖい）を確実に
独立に制御可能となり、均一な特性を有するトランジス
タから威る半導体装置を製造可能とする効果がある。
第１図は本発明の実施例の工程説明図。
第２図は従来のＣＭＯ５構造の形成工程説明図。
第３図は本発明を適用して作製されたＣＭＯ５構造の要
部断面図 である。 図において。 １はシリコン基板、 ２は５ｉｎｔ膜。 ３はＳｉ３Ｎ、膜、 ４は活性領域。 ５は活性領域、 ６はレジスト層。 ７はウェル、 ８はマスク層。 ９は分離絶縁層、１０はチャネルカット。 ２０はポリシリコン層、 ３１はゲート絶縁膜。 ３２はゲート電極、３３はｎ型ソース／ドレイン。 ３４はｐ型ソース／ドレイン、 ６１は開口である。 本発明の実方也４列の工程 第 図（芝の υ 木登ｇ月の実方已号すの二層 茅 周 （そ ｆ）２） 本発明２違用し７作製ぐ札たＣＭＯ５構逐ｙ６３ 国 従来ｆ′）ｃｒ’ｔｏｓノ番造形八工程瀝 図
部断面図 である。 図において。 １はシリコン基板、 ２は５ｉｎｔ膜。 ３はＳｉ３Ｎ、膜、 ４は活性領域。 ５は活性領域、 ６はレジスト層。 ７はウェル、 ８はマスク層。 ９は分離絶縁層、１０はチャネルカット。 ２０はポリシリコン層、 ３１はゲート絶縁膜。 ３２はゲート電極、３３はｎ型ソース／ドレイン。 ３４はｐ型ソース／ドレイン、 ６１は開口である。 本発明の実方也４列の工程 第 図（芝の υ 木登ｇ月の実方已号すの二層 茅 周 （そ ｆ）２） 本発明２違用し７作製ぐ札たＣＭＯ５構逐ｙ６３ 国 従来ｆ′）ｃｒ’ｔｏｓノ番造形八工程瀝 図
Claims (1)
- 【特許請求の範囲】 半導体基板表面に画定された第１領域および第２領域を
選択的に覆う耐酸化性マスク層を形成する工程と、 該第１領域における前記耐酸化性マスク層上に一導電型
の不純物イオンの通過を阻止可能な上層を選択的に形成
する工程と、 該耐酸化性マスク層を通して該第２領域に反対導電型の
不純物イオンを選択的に注入して反対導電型のウェルを
形成する工程と、 前記一導電型の不純物イオンの通過を阻止可能であり且
つ前記第２領域を選択的に覆うマスク層を形成する工程
と、 該マスク層および前記上層から表出する前記半導体基板
表面に前記一導電型の不純物イオンを注入する工程と、 該マスク層および上層を選択的に除去して前記第１領域
および第２領域を覆う耐酸化性マスク層を表出させる工
程と、 該耐酸化性マスク層から表出する前記半導体基板表面を
選択酸化して分離絶縁層を形成するとともに該分離絶縁
層と該半導体基板間に一導電型のチャネルカットを形成
する工程 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223631A JPH0388363A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223631A JPH0388363A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0388363A true JPH0388363A (ja) | 1991-04-12 |
Family
ID=16801227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223631A Pending JPH0388363A (ja) | 1989-08-31 | 1989-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0388363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219783A (en) * | 1992-03-20 | 1993-06-15 | Texas Instruments Incorporated | Method of making semiconductor well structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315416A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-08-31 JP JP1223631A patent/JPH0388363A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315416A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219783A (en) * | 1992-03-20 | 1993-06-15 | Texas Instruments Incorporated | Method of making semiconductor well structure |
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