JPS6315416A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6315416A JPS6315416A JP61160265A JP16026586A JPS6315416A JP S6315416 A JPS6315416 A JP S6315416A JP 61160265 A JP61160265 A JP 61160265A JP 16026586 A JP16026586 A JP 16026586A JP S6315416 A JPS6315416 A JP S6315416A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は選択的に形成された第１のレジスト層をマスク
とし、かつ半導体基板上に形成された酸化膜および耐酸
化性膜を通してイオン注入することにより該半導体基板
に不純物ウェル領域を形成する工程と、選択的に形成さ
れた第２のレジスト層をマスクとし、かつ前記酸化膜お
よび該耐酸化性膜の上に積層された膜をマスクとしてイ
オン注入することにより該半導体基板にチャネルスト−
／パ領域を形成する工程とを有することを特徴としてい
る。すなわち、イオン注入により酸化膜および耐酸化性
膜の下に不純物ウェル領域を形成する場合には、これら
の膜厚を比較的薄く形成しておき、チャネルストッパ領
域を形成する場合においては、該酸化膜および耐酸化性
膜の上に一定の膜厚の膜を積層することにより全体とし
ての膜厚を増やしてマスクＪａ律を補う、これにより不
純物ウェル領域の濃度や深さを再現性良く実現できると
ともに、チャネルストッパ領域を形成するときのイ才／
がアクティブ形成領域に注入されてＦＥＴの閾値電圧が
変動するということも防止できる。
とし、かつ半導体基板上に形成された酸化膜および耐酸
化性膜を通してイオン注入することにより該半導体基板
に不純物ウェル領域を形成する工程と、選択的に形成さ
れた第２のレジスト層をマスクとし、かつ前記酸化膜お
よび該耐酸化性膜の上に積層された膜をマスクとしてイ
オン注入することにより該半導体基板にチャネルスト−
／パ領域を形成する工程とを有することを特徴としてい
る。すなわち、イオン注入により酸化膜および耐酸化性
膜の下に不純物ウェル領域を形成する場合には、これら
の膜厚を比較的薄く形成しておき、チャネルストッパ領
域を形成する場合においては、該酸化膜および耐酸化性
膜の上に一定の膜厚の膜を積層することにより全体とし
ての膜厚を増やしてマスクＪａ律を補う、これにより不
純物ウェル領域の濃度や深さを再現性良く実現できると
ともに、チャネルストッパ領域を形成するときのイ才／
がアクティブ形成領域に注入されてＦＥＴの閾値電圧が
変動するということも防止できる。
本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えばイオン打ち込み技術により半導体基板上
に不純物領域を形成する方法に関するものである。
に詳しく言えばイオン打ち込み技術により半導体基板上
に不純物領域を形成する方法に関するものである。
第２図はＣＭＯＳプロセスにおいて、不純物イオンの打
ち込みにより不純物領域を形成する従来の方法を説明す
る図であり、同図（ａ）はＰｙ！：！５１基板ｌにｐチ
ャネルトランジスタ側のｎ５ウエル領域を形成する場合
の断面図、同図（ｂは同じＰ、！！！）、（板ｌにｎチ
ャネルトランジスタ側のＰ型チャネルストッパ領域を形
成する場合の断面図である９図示するように、Ｎウェル
領域を形成する場合にはリンイオン（Ｐｏ）は下地５１
０２膜２および５ｉｉＮ４１Ｆ２３を通過させる必要が
あり、一方Ｐ型チャネルストッパ領域を形成する場合に
は下地ｓ、ｏ２膜２およびＳｉ３Ｎ４膜３をマスクとし
て機能させ、該下地５１０２膜２の下のＰ型ｓ１基板ｌ
の表面にまでポロンイオン（Ｂ・）が突抜けないように
する必要がある。
ち込みにより不純物領域を形成する従来の方法を説明す
る図であり、同図（ａ）はＰｙ！：！５１基板ｌにｐチ
ャネルトランジスタ側のｎ５ウエル領域を形成する場合
の断面図、同図（ｂは同じＰ、！！！）、（板ｌにｎチ
ャネルトランジスタ側のＰ型チャネルストッパ領域を形
成する場合の断面図である９図示するように、Ｎウェル
領域を形成する場合にはリンイオン（Ｐｏ）は下地５１
０２膜２および５ｉｉＮ４１Ｆ２３を通過させる必要が
あり、一方Ｐ型チャネルストッパ領域を形成する場合に
は下地ｓ、ｏ２膜２およびＳｉ３Ｎ４膜３をマスクとし
て機能させ、該下地５１０２膜２の下のＰ型ｓ１基板ｌ
の表面にまでポロンイオン（Ｂ・）が突抜けないように
する必要がある。
そこで従来よりＮウェル領域を形成する場合には打ち込
みエネルギーを最大にし、一方ＰＪ！！チャネルストッ
パ領域を形成する場合には打ち込みエナルギーを出来る
だけ抑えることにより制御している。
みエネルギーを最大にし、一方ＰＪ！！チャネルストッ
パ領域を形成する場合には打ち込みエナルギーを出来る
だけ抑えることにより制御している。
〔発ＩＪＩが解決しようとする問題点〕ところで下３１
！！ Ｓ ＋ ０２１１ｇ２および’；ｕＮａ Ｉ佼３
を厚くすればマスクとしてのａ濠をより発揮することが
できる０例えば下地Ｓ２Ｏ２膜２を約６００人。
！！ Ｓ ＋ ０２１１ｇ２および’；ｕＮａ Ｉ佼３
を厚くすればマスクとしてのａ濠をより発揮することが
できる０例えば下地Ｓ２Ｏ２膜２を約６００人。
Ｓ ＋ ３ Ｈａ Ｅｌ、 ３ ヲ約１５００〜１６０
０人−ｔ’影形成れば、下Ｊ１！！ＳＩＯ？膜２の下の
Ｐ型Ｓ１基板１の表面に突き抜けることなくＰｆｉチャ
ネルストッパ領域を形成することができる。しかし、こ
の膜厚においては汎用のイオン打ち込み装この加速エネ
ルギーを最大にしてもリンイオン（Ｐｏ）をＰ’ｌ！！
Ｓｉ７！板１の表面に充分打ち込むことができず、所定
のｐチャネルＦＥＴの閾値電圧を再現性良く得ることが
できない、そこで１例えば下地５ｉ０２膜２を約５００
人、ＳｔコＮｓ Ｗ２を約１０００人で形成すれば、リ
ンイオン（Ｐｏ）をＰ！１Ｓｉ２Ｓ、板ｌの表面に制御
良く打ち込むことができる。これにより所定のｐチャネ
ルＦＥＴの閾値電圧を再現性良く得ることかでさる。し
かしイオン打ち込み装置には最小の加速エネルギー（汎
用のイオン打ち込み装置では大体３０ＫｅＶ）があるた
め、打ち込み可能な限界の加速エネルギーに抑えても下
地５１０２ｗ２２のドのＰ型Ｓ、基板ｌの表面にまで突
き抜け、これによりＮチャネルＦＥＴの閾値電圧が変動
する。
０人−ｔ’影形成れば、下Ｊ１！！ＳＩＯ？膜２の下の
Ｐ型Ｓ１基板１の表面に突き抜けることなくＰｆｉチャ
ネルストッパ領域を形成することができる。しかし、こ
の膜厚においては汎用のイオン打ち込み装この加速エネ
ルギーを最大にしてもリンイオン（Ｐｏ）をＰ’ｌ！！
Ｓｉ７！板１の表面に充分打ち込むことができず、所定
のｐチャネルＦＥＴの閾値電圧を再現性良く得ることが
できない、そこで１例えば下地５ｉ０２膜２を約５００
人、ＳｔコＮｓ Ｗ２を約１０００人で形成すれば、リ
ンイオン（Ｐｏ）をＰ！１Ｓｉ２Ｓ、板ｌの表面に制御
良く打ち込むことができる。これにより所定のｐチャネ
ルＦＥＴの閾値電圧を再現性良く得ることかでさる。し
かしイオン打ち込み装置には最小の加速エネルギー（汎
用のイオン打ち込み装置では大体３０ＫｅＶ）があるた
め、打ち込み可能な限界の加速エネルギーに抑えても下
地５１０２ｗ２２のドのＰ型Ｓ、基板ｌの表面にまで突
き抜け、これによりＮチャネルＦＥＴの閾値電圧が変動
する。
このように従来例の製造方法によればそれぞれ所定の不
純物領域を制御良く形成することが出来ないという聞届
がある。
純物領域を制御良く形成することが出来ないという聞届
がある。
本発明はかかる従来の問題点に鑑みて形成されたもので
あり、汎用のイオン打ち込み装置を用いてそれぞれ所定
の不純物領域を制御良く形成することが可能な半導体装
この製造方法の提供を［１的とする。
あり、汎用のイオン打ち込み装置を用いてそれぞれ所定
の不純物領域を制御良く形成することが可能な半導体装
この製造方法の提供を［１的とする。
〔１！１１ＮｘＵ点を解決するためのｆ段〕本発明は選
択的に形成された第１のレジスト層をマスクとし、かつ
半導体基板上に形成された酸化１模および耐酸化性膜を
通してイオン注入することにより該半導体基板に不純物
ウェル領域を形成する工程と、選択的に形成された：ｊ
Ｓ２のレジスト層をマスクとし、かつ曲記酸化膜および
該耐酸化性膜の一ヒに積層された膜をマスクとしてイオ
ン注入することにより該半導体基板にチャネルストッパ
領域を形成する工程とを有することを特徴とする。
択的に形成された第１のレジスト層をマスクとし、かつ
半導体基板上に形成された酸化１模および耐酸化性膜を
通してイオン注入することにより該半導体基板に不純物
ウェル領域を形成する工程と、選択的に形成された：ｊ
Ｓ２のレジスト層をマスクとし、かつ曲記酸化膜および
該耐酸化性膜の一ヒに積層された膜をマスクとしてイオ
ン注入することにより該半導体基板にチャネルストッパ
領域を形成する工程とを有することを特徴とする。
〔作Ｊ１１〕
酸化膜および耐酸化性膜の膜厚は比較的薄く形成してお
く、これにより制御良く半導体基板にイオン注入が行わ
れ、所定の不純物ウェル領域を再現性良く形成すること
ができる。
く、これにより制御良く半導体基板にイオン注入が行わ
れ、所定の不純物ウェル領域を再現性良く形成すること
ができる。
一方、酸化膜および耐酸化性膜をマスクとして機能させ
る場合には、更にその上に別の膜を形成しておく、これ
により酸化膜および耐酸化性膜のマスク機能は補強され
るから、酸化膜の下の半導体基板の表面に突き抜けるこ
となく所定のチャネルストッパ領域を形成するころがで
きる。
る場合には、更にその上に別の膜を形成しておく、これ
により酸化膜および耐酸化性膜のマスク機能は補強され
るから、酸化膜の下の半導体基板の表面に突き抜けるこ
となく所定のチャネルストッパ領域を形成するころがで
きる。
次に図を参照しながら本発明の実施例について説明する
。第１図は（＆）〜（ｈ）は本発明の実施例に係る半導
体装置の製造方法を説ＩＪｌする断面図である。
。第１図は（＆）〜（ｈ）は本発明の実施例に係る半導
体装置の製造方法を説ＩＪｌする断面図である。
（１）まず第１図（ａ）に示すように、Ｐ型Ｓ１）＾板
ｌの上に約５００Ａの下地５１０２膜膜２を熱酸化によ
り形成し１次にＣＶＤ法により約１０００人の５ｉ３Ｎ
ｓ膜３（耐酸化性膜）を形成する。
ｌの上に約５００Ａの下地５１０２膜膜２を熱酸化によ
り形成し１次にＣＶＤ法により約１０００人の５ｉ３Ｎ
ｓ膜３（耐酸化性膜）を形成する。
（２）次に同図（ｂ）に示すように、パターニングによ
り５ｉｘＮ４膜３を部分的に除去して素子形成領域を画
定する。
り５ｉｘＮ４膜３を部分的に除去して素子形成領域を画
定する。
（３）次いで同図（Ｃ）に示すように、全面にレジスト
Ｗ２６を形成した後にパターニングして該レジスト膜６
の窓開きを行い、約１８０に、Ｖの加速エネルギーによ
りリンイオン（Ｐｏ）を打ち込む。
Ｗ２６を形成した後にパターニングして該レジスト膜６
の窓開きを行い、約１８０に、Ｖの加速エネルギーによ
りリンイオン（Ｐｏ）を打ち込む。
このとき下＃ＡＳｉ ０２ Ｗ２２および５ｔｚＮｎ
Ｉ模３の膜厚は比較的薄く形成しているので、Ｐ型Ｓ１
基板１の表面に制御良くリンイオンを打ち込むことがで
きる。
Ｉ模３の膜厚は比較的薄く形成しているので、Ｐ型Ｓ１
基板１の表面に制御良くリンイオンを打ち込むことがで
きる。
（４）その後、熱処理を施すことにより所定の表面濃度
および深さをもったＮウェル領域が形成される（同図（
ｄ））。
および深さをもったＮウェル領域が形成される（同図（
ｄ））。
（５）次に露出する下地５ｉ０２膜２をウォッシュアウ
トにより除去した後に、同図（ｅ）に示すように、約６
００人のＣＶ Ｄ ５ｉ０２膜８を全面に被着する。こ
れにより露出したＰＪ！！Ｓｉ基板ｌの表面は再び被覆
されるとともに、下地５１０２膜２ 、５ｒ３Ｈａ膜３
が形成されている領域は全体として約２１００人の膜で
被覆されることになる。
トにより除去した後に、同図（ｅ）に示すように、約６
００人のＣＶ Ｄ ５ｉ０２膜８を全面に被着する。こ
れにより露出したＰＪ！！Ｓｉ基板ｌの表面は再び被覆
されるとともに、下地５１０２膜２ 、５ｒ３Ｈａ膜３
が形成されている領域は全体として約２１００人の膜で
被覆されることになる。
（６）次に全面にレジスト膜９を被着した後にパターニ
ングして同図（ｆ）のように開口し、更にｎ型チャネル
ストッパ領域形成のためリンイオン（Ｐｏ）を打ち込む
、このときレジスト膜９の他に前工程で形成された厚い
膜もマスクとしてａ能するから、リンイオンは下地５ｉ
０２膜２およびＳｉｚＭ４膜３を突き抜けてＰ型Ｓ１基
板ｌに注入されることはない、すなわちＣＶ Ｄ ５ｉ
０２ ｙ２８で被覆されているＰ型Ｓ＋７ｔｉ板ｌの表
面のみに首尾良く打ち込むことができる。
ングして同図（ｆ）のように開口し、更にｎ型チャネル
ストッパ領域形成のためリンイオン（Ｐｏ）を打ち込む
、このときレジスト膜９の他に前工程で形成された厚い
膜もマスクとしてａ能するから、リンイオンは下地５ｉ
０２膜２およびＳｉｚＭ４膜３を突き抜けてＰ型Ｓ１基
板ｌに注入されることはない、すなわちＣＶ Ｄ ５ｉ
０２ ｙ２８で被覆されているＰ型Ｓ＋７ｔｉ板ｌの表
面のみに首尾良く打ち込むことができる。
（７）次いでレジスト膜９を全面除去し、更に別のレジ
スト膜１０を全面に形成した後、同図（ｇ）に示すよう
にパターニングして該レジスト膜１０の窓開きを行う１
次にＰ型チャネルス）−／パ領域を形成するため、全面
にポロンイオン（Ｂｏ）を打ち込む、このとさ同様に下
地ｓ、ｏ２膜２ 、５＋３Ｎｓ ｎ ３ オＪ：びＣｖ
ＤＳ＋０２１１２８カラナル膜はマスクとして有効に働
くから、下Ｊ１！５Ｉ０２Ｉｌ！２２を突抜けてＰ型Ｓ
＋Ｊｓ板ｌの表面にポロンイオンが注入されることはな
い。
スト膜１０を全面に形成した後、同図（ｇ）に示すよう
にパターニングして該レジスト膜１０の窓開きを行う１
次にＰ型チャネルス）−／パ領域を形成するため、全面
にポロンイオン（Ｂｏ）を打ち込む、このとさ同様に下
地ｓ、ｏ２膜２ 、５＋３Ｎｓ ｎ ３ オＪ：びＣｖ
ＤＳ＋０２１１２８カラナル膜はマスクとして有効に働
くから、下Ｊ１！５Ｉ０２Ｉｌ！２２を突抜けてＰ型Ｓ
＋Ｊｓ板ｌの表面にポロンイオンが注入されることはな
い。
（８）次ニレジスト膜１０およびＣＶ Ｄ Ｓｉ ０２
膜８を全面除去した後に熱酸化を行い、フィールド５Ｉ
０２Ｗ；２１１を形成する。コツトきＰ型ｓ１基板１に
打ち込まれたイオンＣＰ−，Ｂ゛）は活性化して所定の
ｎ型チャネルストッパ領域およびｐ型チャネルストッパ
領域となる。
膜８を全面除去した後に熱酸化を行い、フィールド５Ｉ
０２Ｗ；２１１を形成する。コツトきＰ型ｓ１基板１に
打ち込まれたイオンＣＰ−，Ｂ゛）は活性化して所定の
ｎ型チャネルストッパ領域およびｐ型チャネルストッパ
領域となる。
その後、 Ｓ＋３Ｎ４Ｗ２３が除去され、Ｎウェル領域
７にはｐチャネルＦＥＴ 、Ｐ型Ｓ、基板ｌにはｎチャ
ネルＦＥＴが形成されてＣＭＯ３ＦＥＴが完成するが、
これらの工程は公知であるので省略する。
７にはｐチャネルＦＥＴ 、Ｐ型Ｓ、基板ｌにはｎチャ
ネルＦＥＴが形成されてＣＭＯ３ＦＥＴが完成するが、
これらの工程は公知であるので省略する。
このように本発明の実施例によれば、
ＣＶ Ｄ ５ｉ０２膜８を形成するという筒中な方法に
より、下地５Ｉ０２１１２２およびＳ；１ｓＷ２３が形
成されている領域をマスクとして有効に働かすことがで
きるので、イオン打ち込み装置の負担を軽減するととも
に、所定のＮウェル領域およびチャヌルストッパ領域を
再現性良く形成することが”ｒ ｆｍとなる。
より、下地５Ｉ０２１１２２およびＳ；１ｓＷ２３が形
成されている領域をマスクとして有効に働かすことがで
きるので、イオン打ち込み装置の負担を軽減するととも
に、所定のＮウェル領域およびチャヌルストッパ領域を
再現性良く形成することが”ｒ ｆｍとなる。
なお実施例ではＣＶ Ｄ Ｓ＋ ０２膜による場合につ
いて説明したが、スパッタ法による５ｉ０２１１２でも
よい、また一定のマスク機ス駈を有するものであれば５
ｉＯｚｌＥＪに限る必要もないことは勿論である。
いて説明したが、スパッタ法による５ｉ０２１１２でも
よい、また一定のマスク機ス駈を有するものであれば５
ｉＯｚｌＥＪに限る必要もないことは勿論である。
以上説明したように本発明によれば、酸化膜および耐酸
化性膜のマスク機部を増やすことが簡単に出来る。これ
により汎用のイオン打ち込み装置を用いて、所定の表面
汝度および深さをもったウェル領域とチャネルストッパ
領域を首尾良く形成することが可使となる。
化性膜のマスク機部を増やすことが簡単に出来る。これ
により汎用のイオン打ち込み装置を用いて、所定の表面
汝度および深さをもったウェル領域とチャネルストッパ
領域を首尾良く形成することが可使となる。
第１図は本発明の実施例に係る半導体装置の製造方法を
説明す断面図、 第２図は従来例に係る半導体装置の製造方法を説す１す
る断面図である。 １、（符号の説明） ’Ｉ”Ｉ”・・・Ｐ型Ｓｉ基板、 ２・・・下地５ｉ（ｈＷ２． ３・・・ＳＩ３Ｎ４膜、 ４．５，６，９．１０・・・レジスト膜、７・・・Ｎウ
ェル領域、 ８・・・ＣＶＤ５１０２膜、 ｌ １・−・フィールド５ｉ０２１模。
説明す断面図、 第２図は従来例に係る半導体装置の製造方法を説す１す
る断面図である。 １、（符号の説明） ’Ｉ”Ｉ”・・・Ｐ型Ｓｉ基板、 ２・・・下地５ｉ（ｈＷ２． ３・・・ＳＩ３Ｎ４膜、 ４．５，６，９．１０・・・レジスト膜、７・・・Ｎウ
ェル領域、 ８・・・ＣＶＤ５１０２膜、 ｌ １・−・フィールド５ｉ０２１模。
Claims (2)
- （１）選択的に形成された第１のレジスト層をマスクと
し、かつ半導体基板上に形成された酸化膜および耐酸化
性膜を通してイオン注入することにより該半導体基板に
不純物ウェル領域を形成する工程と、 選択的に形成された第２のレジスト層をマスクとし、か
つ前記酸化膜および該耐酸化性膜の上に積層された膜を
マスクとしてイオン注入することにより該半導体基板に
チャネルストッパ領域を形成する工程とを有することを
特徴とする半導体装置の製造方法。 - （２）前記耐酸化性膜の上に形成された膜は化学的成長
法により形成されるものであることを特徴とする特許請
求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160265A JPS6315416A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61160265A JPS6315416A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315416A true JPS6315416A (ja) | 1988-01-22 |
Family
ID=15711262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61160265A Pending JPS6315416A (ja) | 1986-07-08 | 1986-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315416A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378929A (ja) * | 1987-09-05 | 1988-04-09 | Hikoma Seisakusho Kk | 掘削機の同期機構 |
| JPH01292857A (ja) * | 1988-05-20 | 1989-11-27 | Fujitsu Ltd | インターライン型固体撮像素子の製造方法 |
| JPH0388363A (ja) * | 1989-08-31 | 1991-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1986
- 1986-07-08 JP JP61160265A patent/JPS6315416A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378929A (ja) * | 1987-09-05 | 1988-04-09 | Hikoma Seisakusho Kk | 掘削機の同期機構 |
| JPH0343414B2 (ja) * | 1987-09-05 | 1991-07-02 | Hikoma Seisakusho Kk | |
| JPH01292857A (ja) * | 1988-05-20 | 1989-11-27 | Fujitsu Ltd | インターライン型固体撮像素子の製造方法 |
| JPH0388363A (ja) * | 1989-08-31 | 1991-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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