JPH0232536A - イオン注入法 - Google Patents
イオン注入法Info
- Publication number
- JPH0232536A JPH0232536A JP18173688A JP18173688A JPH0232536A JP H0232536 A JPH0232536 A JP H0232536A JP 18173688 A JP18173688 A JP 18173688A JP 18173688 A JP18173688 A JP 18173688A JP H0232536 A JPH0232536 A JP H0232536A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist film
- mask
- ion implantation
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005468 ion implantation Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000002513 implantation Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基板内に不純物を注入するイオン注入
法に関するものである。
法に関するものである。
（従来の技術）
従来の半導体装置の製造プロセスにおいては、例えばＭ
Ｏ５型トランジスタのソース・ドレインを形成する際に
、第２図に示すように、レジストをマスクとして不純物
イオンを注入する。第２図（Ａ）において、１１は半導
体基板、１２はマスクとなるバターニングされたレジス
ト膜、１３は不純物イオンが注入された領域である。こ
の方法は、半導体基板内に各種の接合領域１例えばウェ
ル、ソース、ドレイン領域を形成するにあたって、極め
て簡便でかつ制御性が高いために、半導体装置の製造プ
ロセスに広く用いられている。
Ｏ５型トランジスタのソース・ドレインを形成する際に
、第２図に示すように、レジストをマスクとして不純物
イオンを注入する。第２図（Ａ）において、１１は半導
体基板、１２はマスクとなるバターニングされたレジス
ト膜、１３は不純物イオンが注入された領域である。こ
の方法は、半導体基板内に各種の接合領域１例えばウェ
ル、ソース、ドレイン領域を形成するにあたって、極め
て簡便でかつ制御性が高いために、半導体装置の製造プ
ロセスに広く用いられている。
（発明が解決しようとする課題）
上記、従来のある特定の不純物１例えば燐を高濃度に（
例えば、ｌＸ１０”箇／−）注入しようとすると、マス
クとなるレジスト膜の変質が起こり。
例えば、ｌＸ１０”箇／−）注入しようとすると、マス
クとなるレジスト膜の変質が起こり。
後にレジストを除去しようとしても、第２図（Ｂ）に示
されるように、部分的に残滓１４として残るという問題
が発生する。この問題は、燐イオンの場合は注入ドース
量が１×１０″５箇／ｄあたりから起こり始め、５Ｘ１
０１ｓ箇／ｄを超えるとレジストが除去できない状態に
なる。
されるように、部分的に残滓１４として残るという問題
が発生する。この問題は、燐イオンの場合は注入ドース
量が１×１０″５箇／ｄあたりから起こり始め、５Ｘ１
０１ｓ箇／ｄを超えるとレジストが除去できない状態に
なる。
本発明の目的は、従来の欠点を解消し、高ドースのイオ
ン注入においても、マスクとなるレジストが容易に除去
できるマスク構造を提供することである。
ン注入においても、マスクとなるレジストが容易に除去
できるマスク構造を提供することである。
（課題を解決するための手段）
本発明のイオン注入法は、半導体基板上に設けられ、か
つパターニングされたレジスト膜と、この上の酸化膜か
らなる２層膜をマスクとして、不純物を半導体基板表面
近傍に注入するものであり、また、２層膜のパターン形
成には、酸化膜上に別のレジスト膜を形成し、この別の
レジスト膜をマスクとして２層膜を選択的にパターン形
成するものである。
つパターニングされたレジスト膜と、この上の酸化膜か
らなる２層膜をマスクとして、不純物を半導体基板表面
近傍に注入するものであり、また、２層膜のパターン形
成には、酸化膜上に別のレジスト膜を形成し、この別の
レジスト膜をマスクとして２層膜を選択的にパターン形
成するものである。
（作 用）
本発明は上記の方法により、レジスト膜上の酸化膜でイ
オン注入された高濃度の不純物を吸収し、レジスト膜が
変質しないようにして、レジスト膜の除去を確実に、か
つ容易に行なわせるものである。
オン注入された高濃度の不純物を吸収し、レジスト膜が
変質しないようにして、レジスト膜の除去を確実に、か
つ容易に行なわせるものである。
（実施例）
本発明の一実施例を第１図に基づいて説明する。
第１図は、本発明の注入法の断面図である。同図におい
て、１は半導体基板、２は下層レジスト膜、３は酸化膜
、４は上層レジスト膜であり、５は不純物注入領域であ
る。先ず、第１図（Ａ）に示すように、半導体基板１上
に、下から下層レジスト膜２．酸化膜３．上層レジスト
膜４を堆積し、３層の膜を形成する。このとき、下層レ
ジスト膜２は約１μｍ〜１．５μＩの厚さに塗布し、そ
の上にスパッタ法などにより酸化膜３を約０．１５μｍ
程度堆積する。その上に上層レジスト膜４を約０．５μ
Ｉ塗布する。そののち、上層レジスト膜４を選択的に露
光し、パターン形成を行なう。上層レジスト膜４をマス
クとして、ドライエツチング法などにより酸化膜３を選
択的にエツチングし１次に、酸化膜３をマスクとして、
下層レジスト膜２を選択的にエツチングし、３層膜のパ
ターン形成を完了する。
て、１は半導体基板、２は下層レジスト膜、３は酸化膜
、４は上層レジスト膜であり、５は不純物注入領域であ
る。先ず、第１図（Ａ）に示すように、半導体基板１上
に、下から下層レジスト膜２．酸化膜３．上層レジスト
膜４を堆積し、３層の膜を形成する。このとき、下層レ
ジスト膜２は約１μｍ〜１．５μＩの厚さに塗布し、そ
の上にスパッタ法などにより酸化膜３を約０．１５μｍ
程度堆積する。その上に上層レジスト膜４を約０．５μ
Ｉ塗布する。そののち、上層レジスト膜４を選択的に露
光し、パターン形成を行なう。上層レジスト膜４をマス
クとして、ドライエツチング法などにより酸化膜３を選
択的にエツチングし１次に、酸化膜３をマスクとして、
下層レジスト膜２を選択的にエツチングし、３層膜のパ
ターン形成を完了する。
そののち、上層レジスト膜４を全面除去し、第１図（Ｂ
）に示すように、酸化膜３．下層レジスト膜２の２層膜
をマスクとして不純物イオン６を注入する。
）に示すように、酸化膜３．下層レジスト膜２の２層膜
をマスクとして不純物イオン６を注入する。
不純物イオンの注入を、通常ＭＯＳトランジスタのソー
ス・ドレインの形成に使われるような加速エネルギー１
００ｋｅＶで燐イオンを注入したとしても、このときの
注入の深さはピークで約０．１２μ重であり、注入され
たイオンの大半は酸化膜中にあり、下層レジスト膜まで
到達するものは僅がである。したがって、酸化膜はレジ
ストのような高濃度イオン注入による膜質の変化がない
ため、容易に除去でき、かつその下の下層レジスト膜の
除去も容易となる。
ス・ドレインの形成に使われるような加速エネルギー１
００ｋｅＶで燐イオンを注入したとしても、このときの
注入の深さはピークで約０．１２μ重であり、注入され
たイオンの大半は酸化膜中にあり、下層レジスト膜まで
到達するものは僅がである。したがって、酸化膜はレジ
ストのような高濃度イオン注入による膜質の変化がない
ため、容易に除去でき、かつその下の下層レジスト膜の
除去も容易となる。
なお、半導体基板１上には絶縁膜等が形成されていても
よい。
よい。
（発明の効果）
本発明によれば、高濃度不純物イオン注入でのレジスト
除去が困難であるという問題点を、簡単な工程を追加す
るだけで容易に解決することができ、その結果、歩留り
の高い半導体装置の製造方法を確立することができ、そ
の実用上の効果は大である。
除去が困難であるという問題点を、簡単な工程を追加す
るだけで容易に解決することができ、その結果、歩留り
の高い半導体装置の製造方法を確立することができ、そ
の実用上の効果は大である。
第１図は本発明の一実施例におけるイオン注入法の工程
を示す断面図、第２図は従来のイオン注入法の工程を示
す断面図である。 １・・・半導体基板、 ２・・・下層レジスト膜、３・
・・酸化膜、 ４・・・上層レジスト膜、 ５・・・不
純物注入領域、 ６・・・不純物イオン。 特許出願人 松下電器産業株式会社 第 図 第 図
を示す断面図、第２図は従来のイオン注入法の工程を示
す断面図である。 １・・・半導体基板、 ２・・・下層レジスト膜、３・
・・酸化膜、 ４・・・上層レジスト膜、 ５・・・不
純物注入領域、 ６・・・不純物イオン。 特許出願人 松下電器産業株式会社 第 図 第 図
Claims (2)
- （１）半導体基板上に設けられ、かつパターニングされ
たレジスト膜と、前記レジスト膜上の酸化膜からなる２
層膜をマスクとして、不純物を前記半導体基板表面近傍
に注入することを特徴とするイオン注入法。 - （２）２層膜のパターン形成には、前記酸化膜上に別の
レジスト膜を形成し、前記レジスト膜をマスクとして前
記２層膜を選択的にパターン形成する請求項（１）記載
のイオン注入法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18173688A JPH0232536A (ja) | 1988-07-22 | 1988-07-22 | イオン注入法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18173688A JPH0232536A (ja) | 1988-07-22 | 1988-07-22 | イオン注入法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0232536A true JPH0232536A (ja) | 1990-02-02 |
Family
ID=16105988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18173688A Pending JPH0232536A (ja) | 1988-07-22 | 1988-07-22 | イオン注入法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0232536A (ja) |
-
1988
- 1988-07-22 JP JP18173688A patent/JPH0232536A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6116571A (ja) | 半導体装置の製造方法 | |
| JPH04130619A (ja) | 半導体装置の製造方法 | |
| JPH0214782B2 (ja) | ||
| JPS6228578B2 (ja) | ||
| JPS6214459A (ja) | 半導体装置の製造方法 | |
| JPS61145868A (ja) | 半導体装置の製造方法 | |
| DE19719272A1 (de) | Verfahren zum Bilden von Feldisolationsregionen | |
| US4170500A (en) | Process for forming field dielectric regions in semiconductor structures without encroaching on device regions | |
| JPH0232536A (ja) | イオン注入法 | |
| US4833097A (en) | Fabrication of MOS-transistors | |
| US6365469B2 (en) | Method for forming dual-polysilicon structures using a built-in stop layer | |
| JPH0316150A (ja) | 半導体素子の製造方法 | |
| KR100209732B1 (ko) | 반도체 소자 제조방법 | |
| JPS63175420A (ja) | 半導体装置の製造方法 | |
| JPH0358430A (ja) | 半導体装置及びその製造方法 | |
| KR0147875B1 (ko) | 캐패시터 제조방법 | |
| JPS6315416A (ja) | 半導体装置の製造方法 | |
| JPS61116842A (ja) | 半導体装置の製造方法 | |
| JP2727576B2 (ja) | 半導体装置の製造方法 | |
| JP2720592B2 (ja) | 半導体装置の製造方法 | |
| KR19980055926A (ko) | 반도체 소자의 제조방법 | |
| JPH02177468A (ja) | 半導体装置の製造方法 | |
| JPS60245250A (ja) | 半導体装置の製造方法 | |
| KR20000017553A (ko) | 집적 회로에서 이중 폴리실리콘 구조 및 이를 제조하는 방법 | |
| JPH0661250A (ja) | 半導体装置の製造方法 |