JPH0214782B2 - - Google Patents
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- JPH0214782B2 JPH0214782B2 JP55110906A JP11090680A JPH0214782B2 JP H0214782 B2 JPH0214782 B2 JP H0214782B2 JP 55110906 A JP55110906 A JP 55110906A JP 11090680 A JP11090680 A JP 11090680A JP H0214782 B2 JPH0214782 B2 JP H0214782B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Description
【発明の詳細な説明】
本発明は選択酸化法を改良した、半導体装置の
素子分離法に関するものである。
素子分離法に関するものである。
従来、MOS型電界効果トランジスタおよびこ
れを用いた集積回路の製造方法として、シリコン
窒化膜を使つた選択酸化法による素子分離技術が
広く用いられている。
れを用いた集積回路の製造方法として、シリコン
窒化膜を使つた選択酸化法による素子分離技術が
広く用いられている。
この方法を用いてＮチヤネルMOS型電界効果
トランジスタを使つた集積回路を製造する場合に
ついて、第１図により説明する。
トランジスタを使つた集積回路を製造する場合に
ついて、第１図により説明する。
第１図Ａに示すようにｐ型シリコン基板１の表
面に熱酸化法によりシリコン酸化膜２を形成した
後、この酸化膜２上に酸化防止膜としてのシリコ
ン窒化膜を堆積する。つづいて、写真蝕刻法によ
りシリコン窒化膜上にレジストパターン４を形成
した後、このレジストパターン４をマスクとして
シリコン窒化膜の素子領域を除く部分をエツチン
グ除去してシリコン窒化膜パターン３を形成す
る。ひきつづき、レジストパターン４を残存させ
た状態でボロンをシリコン基板１にイオン注入し
てP+型のフイールド反転防止層５を形成する。
面に熱酸化法によりシリコン酸化膜２を形成した
後、この酸化膜２上に酸化防止膜としてのシリコ
ン窒化膜を堆積する。つづいて、写真蝕刻法によ
りシリコン窒化膜上にレジストパターン４を形成
した後、このレジストパターン４をマスクとして
シリコン窒化膜の素子領域を除く部分をエツチン
グ除去してシリコン窒化膜パターン３を形成す
る。ひきつづき、レジストパターン４を残存させ
た状態でボロンをシリコン基板１にイオン注入し
てP+型のフイールド反転防止層５を形成する。
次いで、レジストパターン４を除去した後、シ
リコン窒化膜パターン３を酸化防止マスクとして
フイールド酸化を行なうことによつて同図Ｂに示
すようにフイルド酸化膜６を形成する。つづい
て、この酸化工程でシリコン窒化膜パターン３上
に形成された酸化膜７及びその下の窒化膜パター
ン３を順次エツチング除去する。以下、常法に従
つて素子形成の工程を経て同図Ｃに示す如きＮチ
ヤネルMOS型電界効果トランジスタを製造する。
なお、同第１図Ｃ中の１０，１１はソース、ドレ
イン領域、１３は前記ソース、ドレイン領域１
０，１１間のチヤンネル領域上にゲートシリコン
酸化膜１２を介して設けられたポリシリコンから
なるゲート電極、１４は層間絶縁膜、１５はアル
ミニウム配線である。
リコン窒化膜パターン３を酸化防止マスクとして
フイールド酸化を行なうことによつて同図Ｂに示
すようにフイルド酸化膜６を形成する。つづい
て、この酸化工程でシリコン窒化膜パターン３上
に形成された酸化膜７及びその下の窒化膜パター
ン３を順次エツチング除去する。以下、常法に従
つて素子形成の工程を経て同図Ｃに示す如きＮチ
ヤネルMOS型電界効果トランジスタを製造する。
なお、同第１図Ｃ中の１０，１１はソース、ドレ
イン領域、１３は前記ソース、ドレイン領域１
０，１１間のチヤンネル領域上にゲートシリコン
酸化膜１２を介して設けられたポリシリコンから
なるゲート電極、１４は層間絶縁膜、１５はアル
ミニウム配線である。
このトランジスタ素子の平面は第１図Ｄに模式
的に示す状態となり、この平面図のａ−ａ線に沿
つた断面は同図Ｃに、ｂ−ｂ線に沿つた断面は同
図Ｅの如く表わされる。
的に示す状態となり、この平面図のａ−ａ線に沿
つた断面は同図Ｃに、ｂ−ｂ線に沿つた断面は同
図Ｅの如く表わされる。
上記の如き、従来の選択酸化法による素子分離
は次のような問題がある。
は次のような問題がある。
第１に第１図Ｂに示す如くフイールド酸化膜６
の形成工程でシリコン窒化膜パターン３がめくり
上り、素子領域が片側でα分減少し、またチヤネ
ル幅方向にも同図Ｅに示すように片側でα分だけ
減少する。従つて最終の仕上り形状において所望
の大きさの素子領域を得るためにはレジストパタ
ーン４の幅を縦、横2α分だけ大きくする必要が
ある。
の形成工程でシリコン窒化膜パターン３がめくり
上り、素子領域が片側でα分減少し、またチヤネ
ル幅方向にも同図Ｅに示すように片側でα分だけ
減少する。従つて最終の仕上り形状において所望
の大きさの素子領域を得るためにはレジストパタ
ーン４の幅を縦、横2α分だけ大きくする必要が
ある。
例えば素子領域間および同様の方法で形成され
る基板中に拡散された不純物領域を使つた配線
間、あるいはそれらの相互間の空き領域を3μｍ
にしたい場合、選択酸化による変換差αが片側で
0.75μｍあるとすれば、第１図Ａのレジストパタ
ーン４間の空き領域が1.5μｍとなり、技術的に難
しい。このため、シリコン窒化膜３の膜厚を大き
くすれば変換差αをさくすることができるが、反
面、素子領域の端部に余分のストレスが発生し、
素子に悪影響を及ぼすことになる。
る基板中に拡散された不純物領域を使つた配線
間、あるいはそれらの相互間の空き領域を3μｍ
にしたい場合、選択酸化による変換差αが片側で
0.75μｍあるとすれば、第１図Ａのレジストパタ
ーン４間の空き領域が1.5μｍとなり、技術的に難
しい。このため、シリコン窒化膜３の膜厚を大き
くすれば変換差αをさくすることができるが、反
面、素子領域の端部に余分のストレスが発生し、
素子に悪影響を及ぼすことになる。
第２の問題として、シリコン窒化膜３をマスク
としてボロンをイオン注入して形成したフイール
ド反転防止層５のボロンがフイールド酸化によつ
て素子領域に拡散し、第１図Ｅに示すように片側
βの幅でチヤネル幅が減少してしまう。例えばチ
ヤネルの仕上り幅が3μｍの小さな素子ではβ分
の減少は大きく、この分を見込んでシリコン窒化
膜３を大きく形成しなければならない。
としてボロンをイオン注入して形成したフイール
ド反転防止層５のボロンがフイールド酸化によつ
て素子領域に拡散し、第１図Ｅに示すように片側
βの幅でチヤネル幅が減少してしまう。例えばチ
ヤネルの仕上り幅が3μｍの小さな素子ではβ分
の減少は大きく、この分を見込んでシリコン窒化
膜３を大きく形成しなければならない。
更に第３の問題としてフイールド酸化によつて
シリコン窒化膜３の端部がめくれ上ることから、
素子領域にストレスが加わり、これが原因となつ
て結晶欠陥を発生させ信頼性の低下を招くなどの
問題があつた。
シリコン窒化膜３の端部がめくれ上ることから、
素子領域にストレスが加わり、これが原因となつ
て結晶欠陥を発生させ信頼性の低下を招くなどの
問題があつた。
本発明は上記事情を考慮してなされたもので、
その目的とするところは、余分の変換差を見込む
必要がなく素子の高密度集積化を図ることができ
ると共に、チヤネル幅の制御が容易であり、素子
領域端部におけるストレスの発生もなく、信頼性
に優れた素子を得ることができる半導体装置の素
子分離方法を提供することにある。
その目的とするところは、余分の変換差を見込む
必要がなく素子の高密度集積化を図ることができ
ると共に、チヤネル幅の制御が容易であり、素子
領域端部におけるストレスの発生もなく、信頼性
に優れた素子を得ることができる半導体装置の素
子分離方法を提供することにある。
即ち、本発明は半導体基板上に絶縁膜を形成す
る工程と、この絶縁膜上に酸化防止膜を形成する
工程と、素子領域及び配線領域を除く前記酸化防
止膜部分を選択的に除去して酸化防止膜パターン
を形成する工程と、この酸化防止膜パターンを含
む基板全面にポリシンコン層を堆積する工程と、
前記基板表面に対して垂直な方向性を持つエツチ
ング法により前記ポリシンコン層をエツチングし
て前記酸化防止膜パターンの周囲側面にポリシン
コン層を残存させる工程と、フイールド反転防止
用の不純物を前記酸化防止膜パターン及びその周
囲側面に残存させたポリシンコン層をマスクとし
て前記基板表面にイオン注入する工程と、前記酸
化防止膜パターンを酸化防止マスクとして酸化処
理を施すことによりフイールド酸化膜を形成する
工程とを具備したことを特徴とする半導体装置の
素子分離方法である。
る工程と、この絶縁膜上に酸化防止膜を形成する
工程と、素子領域及び配線領域を除く前記酸化防
止膜部分を選択的に除去して酸化防止膜パターン
を形成する工程と、この酸化防止膜パターンを含
む基板全面にポリシンコン層を堆積する工程と、
前記基板表面に対して垂直な方向性を持つエツチ
ング法により前記ポリシンコン層をエツチングし
て前記酸化防止膜パターンの周囲側面にポリシン
コン層を残存させる工程と、フイールド反転防止
用の不純物を前記酸化防止膜パターン及びその周
囲側面に残存させたポリシンコン層をマスクとし
て前記基板表面にイオン注入する工程と、前記酸
化防止膜パターンを酸化防止マスクとして酸化処
理を施すことによりフイールド酸化膜を形成する
工程とを具備したことを特徴とする半導体装置の
素子分離方法である。
以下本発明方法を図面を参照して詳細に説明す
る。
る。
第２図Ａ乃至同図Ｅは、本発明の一実施例に係
わるMOS型電界効果トランジスタの製造を工程
順に示す断面図である。
わるMOS型電界効果トランジスタの製造を工程
順に示す断面図である。
まず、半導体基板としてｐ型シリコン基板１を
用い、この表面に熱酸化により厚さ約1000Åのシ
リコン酸化膜２を形成した後、更に該シリコン酸
化膜２上に厚さ約3000Åの酸化防止膜としてのシ
リコン窒化膜を堆積させる。つづいて、このシリ
コン窒化膜上に約100Åのシリコン酸化膜を形成
した後、図示しないレジストパターンをマスクと
して素子領域及び配線領域を除く該シリコン酸化
膜部分、更にその下のシリコン窒化膜部分を選択
的に除去して第２図Ａに示すようにシリコン窒化
膜パターン３及びその上にシリコン酸化膜パター
ン８を形成する。
用い、この表面に熱酸化により厚さ約1000Åのシ
リコン酸化膜２を形成した後、更に該シリコン酸
化膜２上に厚さ約3000Åの酸化防止膜としてのシ
リコン窒化膜を堆積させる。つづいて、このシリ
コン窒化膜上に約100Åのシリコン酸化膜を形成
した後、図示しないレジストパターンをマスクと
して素子領域及び配線領域を除く該シリコン酸化
膜部分、更にその下のシリコン窒化膜部分を選択
的に除去して第２図Ａに示すようにシリコン窒化
膜パターン３及びその上にシリコン酸化膜パター
ン８を形成する。
次いで、CVD法により厚さ約5000Åのポリシ
リコン層９をシリコン窒化膜パターン３を含む全
面に堆積する。この時、第２図Ｂに示すようにシ
リコン窒化膜パターン３周縁のポリシリコン層９
部分はシリコン窒化膜パターン３上及びシリコン
酸化膜２上の同シリコン層９部分より実質的に厚
く形成される。ひきつづき、反応性イオンエツチ
ング法により全面エツチングする。この時、反応
性イオンエツチングは基板１表面に対して垂直な
方向のみにエツチングが進行するため、シリコン
窒化膜パターン３上のポリシリコン層９部分が完
全に除去された時点で同図Ｃに示すようにシリコ
ン窒化膜パターン３の周囲側面にポリシリコン層
９′が残存した状態となる。なお、シリコン窒化
膜パターン３上に形成されたシリコン酸化膜パタ
ーン８はポリシリコン層のエツチング工程におけ
るストツパとしての役目をなし、シリコン窒化膜
パターン３の膜減りを防止することができる。
リコン層９をシリコン窒化膜パターン３を含む全
面に堆積する。この時、第２図Ｂに示すようにシ
リコン窒化膜パターン３周縁のポリシリコン層９
部分はシリコン窒化膜パターン３上及びシリコン
酸化膜２上の同シリコン層９部分より実質的に厚
く形成される。ひきつづき、反応性イオンエツチ
ング法により全面エツチングする。この時、反応
性イオンエツチングは基板１表面に対して垂直な
方向のみにエツチングが進行するため、シリコン
窒化膜パターン３上のポリシリコン層９部分が完
全に除去された時点で同図Ｃに示すようにシリコ
ン窒化膜パターン３の周囲側面にポリシリコン層
９′が残存した状態となる。なお、シリコン窒化
膜パターン３上に形成されたシリコン酸化膜パタ
ーン８はポリシリコン層のエツチング工程におけ
るストツパとしての役目をなし、シリコン窒化膜
パターン３の膜減りを防止することができる。
次いで、前記シリコン窒化膜はパターン３及び
その周囲側面に残存したポリシリコン層９′をマ
スクとしてボロンを40KeVの加速電圧で６×
1013／cm2のイオン打込みを行ないシリコン基板１
表面にP+型の反転防止層５を形成する。
その周囲側面に残存したポリシリコン層９′をマ
スクとしてボロンを40KeVの加速電圧で６×
1013／cm2のイオン打込みを行ないシリコン基板１
表面にP+型の反転防止層５を形成する。
次いで、通常の酸化方法、例えば水素と酸素の
よる燃焼酸化を施すことによつて同図Ｄに示すよ
うに約1μｍのフイールド酸化膜６を形成する。
この時、シリコン窒化膜パターン３は酸化防止マ
スクとして作用すると共に、その周囲側面に残存
したポリシリコン９′が同付近に供給されるH2O
分子と反応し、フイールド酸化と同時に酸化され
る。このため、残存ポリシリコン層９′下部のシ
リコン基板１における酸化の進行がシリコン窒化
膜パターンの周囲側面にポリシリコン層が残存し
ない場合に比べて極めて緩慢となり、シリコン窒
化膜パターン３端部のめくれ上がりを防止するこ
とができる。
よる燃焼酸化を施すことによつて同図Ｄに示すよ
うに約1μｍのフイールド酸化膜６を形成する。
この時、シリコン窒化膜パターン３は酸化防止マ
スクとして作用すると共に、その周囲側面に残存
したポリシリコン９′が同付近に供給されるH2O
分子と反応し、フイールド酸化と同時に酸化され
る。このため、残存ポリシリコン層９′下部のシ
リコン基板１における酸化の進行がシリコン窒化
膜パターンの周囲側面にポリシリコン層が残存し
ない場合に比べて極めて緩慢となり、シリコン窒
化膜パターン３端部のめくれ上がりを防止するこ
とができる。
以下通常の工程に従つて第２図Ｅに示す如き
MOS型電界効果トランジスタを形成する。なお、
同図Ｆは、同図Ｅの直交する断面構造を示すもの
であり、また図において１０はソース、１１はド
レイン、１２はゲートシリコン酸化膜、１３はポ
リシリコンからなるゲート電極、１４は層間絶縁
膜、１５はアルミニウム配線である。
MOS型電界効果トランジスタを形成する。なお、
同図Ｆは、同図Ｅの直交する断面構造を示すもの
であり、また図において１０はソース、１１はド
レイン、１２はゲートシリコン酸化膜、１３はポ
リシリコンからなるゲート電極、１４は層間絶縁
膜、１５はアルミニウム配線である。
従つて上記方法によればフイールド酸化工程に
おいて、シリコン窒化膜パターン３のめくり上り
がないので第１図Ｂおよび同図Ｅに示すαの値
を、ほぼ０にすることができ、この結果不必要な
変換差を見込むことがなく素子の高密度集積化が
可能となる。
おいて、シリコン窒化膜パターン３のめくり上り
がないので第１図Ｂおよび同図Ｅに示すαの値
を、ほぼ０にすることができ、この結果不必要な
変換差を見込むことがなく素子の高密度集積化が
可能となる。
またシリコン窒化膜パターン３のめくり上りが
ないことから、フイールド酸化後のシリコン基板
１に余分なストレスが加わらず素子の信頼性にも
優れている。
ないことから、フイールド酸化後のシリコン基板
１に余分なストレスが加わらず素子の信頼性にも
優れている。
更にボロンのイオン注入は、シリコン窒化膜パ
ターン３とこの周縁に残したポリシリコン９とを
マスクとして行なうので、ボロンはシリコン窒化
膜パターン３の端部より離れた位置に注入され、
フイールド酸化工程においてもボロンなどの不純
物がシリコン窒化膜パターン３の下方の基板内側
に拡散することがなくなる。このためトランジス
タのソース・ドレイン方向と垂直な方向のチヤネ
ル幅の減少というナローチヤネル効果を防止する
ことができ、チヤネル幅の制御が容易となる。
ターン３とこの周縁に残したポリシリコン９とを
マスクとして行なうので、ボロンはシリコン窒化
膜パターン３の端部より離れた位置に注入され、
フイールド酸化工程においてもボロンなどの不純
物がシリコン窒化膜パターン３の下方の基板内側
に拡散することがなくなる。このためトランジス
タのソース・ドレイン方向と垂直な方向のチヤネ
ル幅の減少というナローチヤネル効果を防止する
ことができ、チヤネル幅の制御が容易となる。
第３図は本発明の他の実施例を示すものであ
る。
る。
この方法は、Ｐ型シリコン基板１の表面にシリ
コン酸化膜２を形成した後、更にこの上にシリコ
ン窒化膜パターン３を設ける。次に素子領域およ
び配線領域を除く領域のシリコン窒化膜パターン
３を選択的に除去して第３図Ａのように形成す
る。次にこのシリコン窒化膜パターン３の上面お
よび側面にストツパーとなる約100Åのシリコン
酸化膜８を形成した後、厚さ約5000Åにポリシリ
コン層９を全面に付着させて同図Ｂのように形成
する。以下上記第２図Ｃ乃至同図Ｆと同様にエツ
チング、フイールド酸化、素子形成の各工程を順
次行なつてMOS型電界効果トランジスタを形成
する方法でも良い。
コン酸化膜２を形成した後、更にこの上にシリコ
ン窒化膜パターン３を設ける。次に素子領域およ
び配線領域を除く領域のシリコン窒化膜パターン
３を選択的に除去して第３図Ａのように形成す
る。次にこのシリコン窒化膜パターン３の上面お
よび側面にストツパーとなる約100Åのシリコン
酸化膜８を形成した後、厚さ約5000Åにポリシリ
コン層９を全面に付着させて同図Ｂのように形成
する。以下上記第２図Ｃ乃至同図Ｆと同様にエツ
チング、フイールド酸化、素子形成の各工程を順
次行なつてMOS型電界効果トランジスタを形成
する方法でも良い。
また上記実施例では付着したポリシリコン層９
のエツチングにおいて、ストツパーとしてシリコ
ン窒化膜パターン３の表面にシリコン酸化膜８を
設けた場合について説明したが、第４図に示すよ
うにシリコン酸化膜８を設けずに直接ポリシリコ
ン層９を付着させて、これをエツチングする方法
でも良い。
のエツチングにおいて、ストツパーとしてシリコ
ン窒化膜パターン３の表面にシリコン酸化膜８を
設けた場合について説明したが、第４図に示すよ
うにシリコン酸化膜８を設けずに直接ポリシリコ
ン層９を付着させて、これをエツチングする方法
でも良い。
この場合、反応性イオンエツチングによつてポ
リシリコン９を一部残留させるための制御性が問
題となるが、シリコン窒化膜パターン３上のポリ
シリコン９を除去する必要な程度のオーバーエツ
チングを加えても、エツチングは一方向にのみ進
行するため、残留するポリシリコン９の厚さが若
干減少しても幅方向にはほとんど変らず、本発明
の効果には大きな影響がない。
リシリコン９を一部残留させるための制御性が問
題となるが、シリコン窒化膜パターン３上のポリ
シリコン９を除去する必要な程度のオーバーエツ
チングを加えても、エツチングは一方向にのみ進
行するため、残留するポリシリコン９の厚さが若
干減少しても幅方向にはほとんど変らず、本発明
の効果には大きな影響がない。
上記実施例では、酸化防止膜としてシリコン窒
化膜パターン３を用い、方向性エツチングとして
は反応性イオンエツチングを用いた場合について
説明したが、同様の作用を持たらすものであれば
他の技術を用いても良い。
化膜パターン３を用い、方向性エツチングとして
は反応性イオンエツチングを用いた場合について
説明したが、同様の作用を持たらすものであれば
他の技術を用いても良い。
以上説明した如く、本発明に係わる半導体装置
の素子分離方法によれば、余分の変換差を見込む
必要がなく素子の高密度集積化を図ることができ
ると共に、チヤネル幅の制御が容易であり、また
素子領域端部におけるストレスの発生もなく信頼
性に優れた素子を得ることができるなど顕著な効
果を有するものである。
の素子分離方法によれば、余分の変換差を見込む
必要がなく素子の高密度集積化を図ることができ
ると共に、チヤネル幅の制御が容易であり、また
素子領域端部におけるストレスの発生もなく信頼
性に優れた素子を得ることができるなど顕著な効
果を有するものである。
第１図Ａ乃至同図Ｃは従来方法により素子分離
する工程を順次示す断面図、同図Ｄは素子領域の
平面図、同図Ｅは同図Ｄのｂ−ｂ線に沿つた断面
図、第２図Ａ乃至同図Ｅは本発明の一実施例を順
次工程に従つて示す断面図、同図Ｆは同図Ｅの直
交する断面図、第３図Ａおよび同図Ｂは本発明の
他の実施例を示す断面図、第４図は更に異なる他
の実施例を示す断面図である。 １……シリコン基板、２，７……シリコン酸化
膜、３……シリコン窒化膜パターン、４……レジ
ストパターン、５……フイールド反転防止層、６
……フイールド酸化膜、９……ポリシリコン層、
９′……残存ポリシリコン層、１０……ソース、
１１……ドレイン、１３……ポリシリコンゲート
電極。
する工程を順次示す断面図、同図Ｄは素子領域の
平面図、同図Ｅは同図Ｄのｂ−ｂ線に沿つた断面
図、第２図Ａ乃至同図Ｅは本発明の一実施例を順
次工程に従つて示す断面図、同図Ｆは同図Ｅの直
交する断面図、第３図Ａおよび同図Ｂは本発明の
他の実施例を示す断面図、第４図は更に異なる他
の実施例を示す断面図である。 １……シリコン基板、２，７……シリコン酸化
膜、３……シリコン窒化膜パターン、４……レジ
ストパターン、５……フイールド反転防止層、６
……フイールド酸化膜、９……ポリシリコン層、
９′……残存ポリシリコン層、１０……ソース、
１１……ドレイン、１３……ポリシリコンゲート
電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁膜を形成する工程と、こ
の絶縁膜上に酸化防止膜を形成する工程と、素子
領域及び配線領域を除く前記酸化防止膜部分を選
択的に除去して酸化防止膜パターンを形成する工
程と、この酸化防止膜パターンを含む基板全面に
ポリシンコン層を堆積する工程と、前記基板表面
に対して垂直な方向性を持つエツチング法により
前記ポリシンコン層をエツチングして前記酸化防
止膜パターンの周囲側面にポリシリコン層を残存
させる工程と、フイールド反転防止用の不純物を
前記酸化防止膜パターン及びその周囲側面に残存
させたポリシンコン層をマスクとして前記基板表
面にイオン注入する工程と、前記酸化防止膜パタ
ーンを酸化防止マスクとして酸化処理を施すこと
によりフイールド酸化膜を形成する工程とを具備
したことを特徴とする半導体装置の素子分離方
法。 ２ 酸化防止膜表面に酸化膜を形成し、これらを
選択的に除去することを特徴とする特許請求の範
囲第１項記載の半導体装置の素子分離方法。 ３ 酸化防止膜パターンの表面に酸化膜を形成し
てポリシリコン層を堆積することを特徴とする特
許請求の範囲第１項記載の半導体装置の素子分離
方法。 ４ 酸化防止膜がシリコン窒化膜であることを特
徴とする特許請求の範囲第１項乃至第３項いずれ
か記載の半導体装置の素子分離方法。 ５ 半導体基板表面に対して垂直な方向性を持つ
エツチング法が反応性イオンエツチング法である
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の素子分離方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090680A JPS5735341A (en) | 1980-08-12 | 1980-08-12 | Method of seperating elements of semiconductor device |
| US06/290,429 US4376336A (en) | 1980-08-12 | 1981-08-06 | Method for fabricating a semiconductor device |
| DE3131746A DE3131746C2 (de) | 1980-08-12 | 1981-08-11 | Verfahren zur dielektrischen Isolation einer Halbleiterschaltungsanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11090680A JPS5735341A (en) | 1980-08-12 | 1980-08-12 | Method of seperating elements of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735341A JPS5735341A (en) | 1982-02-25 |
| JPH0214782B2 true JPH0214782B2 (ja) | 1990-04-10 |
Family
ID=14547653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11090680A Granted JPS5735341A (en) | 1980-08-12 | 1980-08-12 | Method of seperating elements of semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4376336A (ja) |
| JP (1) | JPS5735341A (ja) |
| DE (1) | DE3131746C2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4512076A (en) * | 1982-12-20 | 1985-04-23 | Raytheon Company | Semiconductor device fabrication process |
| US4459321A (en) * | 1982-12-30 | 1984-07-10 | International Business Machines Corporation | Process for applying closely overlapped mutually protective barrier films |
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| US4567640A (en) * | 1984-05-22 | 1986-02-04 | Data General Corporation | Method of fabricating high density CMOS devices |
| US4574469A (en) * | 1984-09-14 | 1986-03-11 | Motorola, Inc. | Process for self-aligned buried layer, channel-stop, and isolation |
| US4583282A (en) * | 1984-09-14 | 1986-04-22 | Motorola, Inc. | Process for self-aligned buried layer, field guard, and isolation |
| US4573257A (en) * | 1984-09-14 | 1986-03-04 | Motorola, Inc. | Method of forming self-aligned implanted channel-stop and buried layer utilizing non-single crystal alignment key |
| JPS61164265A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| FR2579828A1 (fr) * | 1985-03-29 | 1986-10-03 | Thomson Csf | Procede d'oxydation localisee pour l'obtention d'oxyde epais |
| US4713329A (en) * | 1985-07-22 | 1987-12-15 | Data General Corporation | Well mask for CMOS process |
| JPH07120701B2 (ja) * | 1986-03-13 | 1995-12-20 | ソニー株式会社 | 半導体装置の製造方法 |
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| US4814290A (en) * | 1987-10-30 | 1989-03-21 | International Business Machines Corporation | Method for providing increased dopant concentration in selected regions of semiconductor devices |
| US5159428A (en) * | 1988-09-15 | 1992-10-27 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
| US4897364A (en) * | 1989-02-27 | 1990-01-30 | Motorola, Inc. | Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer |
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| US4927780A (en) * | 1989-10-02 | 1990-05-22 | Motorola, Inc. | Encapsulation method for localized oxidation of silicon |
| KR930011458B1 (ko) * | 1990-11-17 | 1993-12-08 | 삼성전자 주식회사 | 반도체장치의 필드산화막 형성방법 |
| US5196367A (en) * | 1991-05-08 | 1993-03-23 | Industrial Technology Research Institute | Modified field isolation process with no channel-stop implant encroachment |
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| JPS5539611A (en) * | 1978-09-13 | 1980-03-19 | Toshiba Corp | Manufacturing semiconductor device |
| JPS571243A (en) * | 1980-06-04 | 1982-01-06 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3961999A (en) * | 1975-06-30 | 1976-06-08 | Ibm Corporation | Method for forming recessed dielectric isolation with a minimized "bird's beak" problem |
| US4179311A (en) * | 1977-01-17 | 1979-12-18 | Mostek Corporation | Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides |
| JPS559414A (en) * | 1978-07-05 | 1980-01-23 | Toshiba Corp | Manufacturing method of semiconductor device |
| US4272308A (en) * | 1979-10-10 | 1981-06-09 | Varshney Ramesh C | Method of forming recessed isolation oxide layers |
| US4287661A (en) * | 1980-03-26 | 1981-09-08 | International Business Machines Corporation | Method for making an improved polysilicon conductor structure utilizing reactive-ion etching and thermal oxidation |
-
1980
- 1980-08-12 JP JP11090680A patent/JPS5735341A/ja active Granted
-
1981
- 1981-08-06 US US06/290,429 patent/US4376336A/en not_active Expired - Lifetime
- 1981-08-11 DE DE3131746A patent/DE3131746C2/de not_active Expired
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| US4376336A (en) | 1983-03-15 |
| DE3131746C2 (de) | 1985-02-14 |
| JPS5735341A (en) | 1982-02-25 |
| DE3131746A1 (de) | 1982-03-25 |
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