JPS59217339A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59217339A JPS59217339A JP9264283A JP9264283A JPS59217339A JP S59217339 A JPS59217339 A JP S59217339A JP 9264283 A JP9264283 A JP 9264283A JP 9264283 A JP9264283 A JP 9264283A JP S59217339 A JPS59217339 A JP S59217339A
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- mask
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に微細化が進
んだ集積回路の素子分離技術の改良に関する。
んだ集積回路の素子分離技術の改良に関する。
半導体集積回路の高集積化、素子の微細化が進むにつれ
、従来の素子分離技術では種々の問題が生じてきている
。そこで従来一般に行われていた選択酸化法（ＬＯＣＯ
８）に代り、基板の素子分離領域をエツチングして凹部
を形成し、この凹部に表面が平坦になるように絶縁膜を
埋込む素子分離法が提案されている。その−例の基本工
程を第１区を用いて説明する。まず８１基板１１に選択
的に凹部１２（１２ａ、１２ｂ、・・−）全形成し、そ
の後全面にＣＶＤ法により絶縁膜１３を堆積し、その表
面をスピンコード法によるレジスト膜１４で平坦化する
（ａ）。この後レジスト膜１４と絶縁膜１３を、両者に
対してエツチング速度が等しい争件に設定された反応性
イオンエツチング法（ＲＩＥ ）により基板表面が露出
するまで全面エツチングする（ｂ）。この後周知の工程
で所望の素子を形成する。
、従来の素子分離技術では種々の問題が生じてきている
。そこで従来一般に行われていた選択酸化法（ＬＯＣＯ
８）に代り、基板の素子分離領域をエツチングして凹部
を形成し、この凹部に表面が平坦になるように絶縁膜を
埋込む素子分離法が提案されている。その−例の基本工
程を第１区を用いて説明する。まず８１基板１１に選択
的に凹部１２（１２ａ、１２ｂ、・・−）全形成し、そ
の後全面にＣＶＤ法により絶縁膜１３を堆積し、その表
面をスピンコード法によるレジスト膜１４で平坦化する
（ａ）。この後レジスト膜１４と絶縁膜１３を、両者に
対してエツチング速度が等しい争件に設定された反応性
イオンエツチング法（ＲＩＥ ）により基板表面が露出
するまで全面エツチングする（ｂ）。この後周知の工程
で所望の素子を形成する。
ところがこの方法では、幅の狭い例えば凹部１２ｂでは
絶縁膜１３が完全に埋込まれて表面も平坦化されるが、
幅の広い凹部１２ａ、１２ｃ等ではレジスト膜１４によ
る平坦化が完全ではなく絶縁膜１３が薄くなってしまう
。またレジスト膜１４と絶縁膜１３をＲＩＥ法により全
面エツチングして基板表面を露出させるため、その基板
表面がダメージを受け、このままでは素子特性に影響を
与えるからダメージ層を除去する伺らかの工程を必要と
する。また広いフィールド領域では絶縁膜が薄くなるた
め、この上を走る配線と基板間の容量が大きくなり半導
体装置の動作速度が遅くなる。
絶縁膜１３が完全に埋込まれて表面も平坦化されるが、
幅の広い凹部１２ａ、１２ｃ等ではレジスト膜１４によ
る平坦化が完全ではなく絶縁膜１３が薄くなってしまう
。またレジスト膜１４と絶縁膜１３をＲＩＥ法により全
面エツチングして基板表面を露出させるため、その基板
表面がダメージを受け、このままでは素子特性に影響を
与えるからダメージ層を除去する伺らかの工程を必要と
する。また広いフィールド領域では絶縁膜が薄くなるた
め、この上を走る配線と基板間の容量が大きくなり半導
体装置の動作速度が遅くなる。
本発明は上述した従来法の欠点を改善したもので、簡単
な工程で絶縁膜の平坦化埋込みを可能とし、しかも素子
形成領域の基板表面にダメージを与えることなく、エツ
チングのマージンを大きくとれるようにした素子分離技
術を用いた半導体装置の製造方法を提供することを目的
とする。
な工程で絶縁膜の平坦化埋込みを可能とし、しかも素子
形成領域の基板表面にダメージを与えることなく、エツ
チングのマージンを大きくとれるようにした素子分離技
術を用いた半導体装置の製造方法を提供することを目的
とする。
本発明の方法は、まず半導体基板のフィールド領域に凹
部を形成する際に、予め素子形成領域表面にＲＩＥに対
して耐性を有する第１のマスク材料膜を形成しておく。
部を形成する際に、予め素子形成領域表面にＲＩＥに対
して耐性を有する第１のマスク材料膜を形成しておく。
そしてこの第１のマスク材料膜を残したまま凹部が形成
された基板全面に絶縁膜を堆積する。次にこの絶縁膜表
面にはＲＩＥに対して耐性を有する第２のマスク材料膜
を全面に形成し、この後平坦化膜にょシ表面の平坦化を
行う。そしてＲＩＥにより全面エツチングして第２のマ
スク材料膜のうち素子形成領域上の部分を露出させ、こ
の露出した第２のマスク材料膜を前記平坦化膜をマスク
として選択エツチングする。この後、残された第２のマ
スク材料膜をマスクとしてＲＩＥによシ前記絶縁膜をエ
ツチングする。このエツチングは第１のマスク材料膜が
ストッパとなるから、素子形成領域がダメージを受ける
ことはない。こうしてフィールド領域に平坦に絶縁膜を
埋込んだ構造を得た後、素子形成領域上に残る第１のマ
スク材料膜を溶液エツチング等により除去して所望の素
子形成工程に入る。
された基板全面に絶縁膜を堆積する。次にこの絶縁膜表
面にはＲＩＥに対して耐性を有する第２のマスク材料膜
を全面に形成し、この後平坦化膜にょシ表面の平坦化を
行う。そしてＲＩＥにより全面エツチングして第２のマ
スク材料膜のうち素子形成領域上の部分を露出させ、こ
の露出した第２のマスク材料膜を前記平坦化膜をマスク
として選択エツチングする。この後、残された第２のマ
スク材料膜をマスクとしてＲＩＥによシ前記絶縁膜をエ
ツチングする。このエツチングは第１のマスク材料膜が
ストッパとなるから、素子形成領域がダメージを受ける
ことはない。こうしてフィールド領域に平坦に絶縁膜を
埋込んだ構造を得た後、素子形成領域上に残る第１のマ
スク材料膜を溶液エツチング等により除去して所望の素
子形成工程に入る。
本発明において平坦化膜によシ表面の平坦化を行うには
、■絶縁膜を単層とした場合には、平坦化膜を二層とし
て、まず第１の膜を幅の広い凹部に写真食刻法を用いて
残置させて荒く平坦化し、次いで幅の狭い凹部および第
１の膜周辺の溝を埋込むように第２の膜で平坦化する方
法、■絶縁膜を二層として、第１の膜により幅の広い凹
部を埋めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平坦化膜を単層とする方法、のいずれかを採用する
、ことが望ましい。
、■絶縁膜を単層とした場合には、平坦化膜を二層とし
て、まず第１の膜を幅の広い凹部に写真食刻法を用いて
残置させて荒く平坦化し、次いで幅の狭い凹部および第
１の膜周辺の溝を埋込むように第２の膜で平坦化する方
法、■絶縁膜を二層として、第１の膜により幅の広い凹
部を埋めて荒く平坦化し、次いで第２の膜を全面に堆積
し、平坦化膜を単層とする方法、のいずれかを採用する
、ことが望ましい。
本発明によれば、絶縁膜上の第２のマスク材料膜をフィ
ールド領域上にのみ自己整合させてＡｌ ｌ−ニンクシ
、ソのマスクパターンヲ用いて絶縁膜を選択エツチング
するから、幅の広いフィールド領域上でも絶縁膜を薄く
することなく、フィールド領域に平坦に絶縁膜を埋込む
ことができる。しかも上記マスクパターンが自己整合で
形成されるため、マスク合せずれを見込んだ余分な領域
を必要とせず、素子の微細化が図られる。また平坦化膜
で平坦化した後、全面エツチングを行うのは第２のマス
ク材料膜を選択的に露出させる工程であり、エツチング
の対象が平坦化膜のみであるから、この工程でのＲＩＥ
の条件制約が少なく、高速のＲＩＥを用いることができ
る。更に絶縁膜エツチングをＲＩＥで行う際、素子領域
表面には第１のマスク材料膜があってこれがストッパと
なるから、素子形成領域表面にダメージ層が形成される
こともない。
ールド領域上にのみ自己整合させてＡｌ ｌ−ニンクシ
、ソのマスクパターンヲ用いて絶縁膜を選択エツチング
するから、幅の広いフィールド領域上でも絶縁膜を薄く
することなく、フィールド領域に平坦に絶縁膜を埋込む
ことができる。しかも上記マスクパターンが自己整合で
形成されるため、マスク合せずれを見込んだ余分な領域
を必要とせず、素子の微細化が図られる。また平坦化膜
で平坦化した後、全面エツチングを行うのは第２のマス
ク材料膜を選択的に露出させる工程であり、エツチング
の対象が平坦化膜のみであるから、この工程でのＲＩＥ
の条件制約が少なく、高速のＲＩＥを用いることができ
る。更に絶縁膜エツチングをＲＩＥで行う際、素子領域
表面には第１のマスク材料膜があってこれがストッパと
なるから、素子形成領域表面にダメージ層が形成される
こともない。
本発明の一実施例を第２図（、）〜（ｈ）を用いて説明
する。まず（１００）ｎ型Ｓｔ基板２１を用い、その上
に熱酸化によりＳ ｉＯ２膜；ｑｔ＠３ｏ ｏｌ程度形
成し、更にその上に第１のマスク材料膜としてシランガ
スを用いたＣＶＤ法により多結晶シリコン膜２Ｊ’１２
０００Ｘ程度形成する（、）。この後、写真食刻法によ
りフォトレジスト膜２４を素子形成領域上に形成し、こ
れをマスクとしてＣＦ ガスと０２ガスを用いたプラ
ズマエツチングにより多結晶シリコン膜２３をエツチン
グし、続いて多結晶シリコン膜２３ｆｊｃマスクとして
Ｓ ｉＯ２膜２２をエツチングしてフィールド領域全露
出させ、チャネルストッ・々を形成するイオン注入層２
５１を、４０ ｋｅＶ 、 ３Ｘ１０ ｃｍ の条
件で形成する（ｂ）。その後、レジスト膜２４をマスク
としてＣＦ４ガスを含むＲＩＦＪにより基板２１１
をエツチングして深さ０．・５μｍ程度の凹部を形
成し、再度イオン注入を行ってフィールド反転防止層と
なるイオン注入層２５２を形成する（Ｃ）。
する。まず（１００）ｎ型Ｓｔ基板２１を用い、その上
に熱酸化によりＳ ｉＯ２膜；ｑｔ＠３ｏ ｏｌ程度形
成し、更にその上に第１のマスク材料膜としてシランガ
スを用いたＣＶＤ法により多結晶シリコン膜２Ｊ’１２
０００Ｘ程度形成する（、）。この後、写真食刻法によ
りフォトレジスト膜２４を素子形成領域上に形成し、こ
れをマスクとしてＣＦ ガスと０２ガスを用いたプラ
ズマエツチングにより多結晶シリコン膜２３をエツチン
グし、続いて多結晶シリコン膜２３ｆｊｃマスクとして
Ｓ ｉＯ２膜２２をエツチングしてフィールド領域全露
出させ、チャネルストッ・々を形成するイオン注入層２
５１を、４０ ｋｅＶ 、 ３Ｘ１０ ｃｍ の条
件で形成する（ｂ）。その後、レジスト膜２４をマスク
としてＣＦ４ガスを含むＲＩＦＪにより基板２１１
をエツチングして深さ０．・５μｍ程度の凹部を形
成し、再度イオン注入を行ってフィールド反転防止層と
なるイオン注入層２５２を形成する（Ｃ）。
先のイオン注入層２５１はエツチングした凹部の側壁に
わずかに残シ、これがチャネルストッパ層と々る。この
後レジスト・ぐターン２４を除去し、熱酸化によυ３０
０Ｘ程度の８１０２膜（図示せず）を形成した後、Ｓｉ
Ｈ４と０２を含むガスを用いたＣＶＤ法によりフィール
ド絶縁膜となる厚さ０．７μｍ程度の５ＩＯ２膜２６を
堆積し、続いて８１Ｈ４ガスを用いたＣＶＤ法により第
２のマスク材料膜となる多結晶シリコン膜２７を全面に
０．１μｍ程度形成する（ｄ）。この後表面の平坦化を
行う。
わずかに残シ、これがチャネルストッパ層と々る。この
後レジスト・ぐターン２４を除去し、熱酸化によυ３０
０Ｘ程度の８１０２膜（図示せず）を形成した後、Ｓｉ
Ｈ４と０２を含むガスを用いたＣＶＤ法によりフィール
ド絶縁膜となる厚さ０．７μｍ程度の５ＩＯ２膜２６を
堆積し、続いて８１Ｈ４ガスを用いたＣＶＤ法により第
２のマスク材料膜となる多結晶シリコン膜２７を全面に
０．１μｍ程度形成する（ｄ）。この後表面の平坦化を
行う。
即ちまず写真食刻法により比較的幅の広い凹部内に選択
的に第１のフォトレジスト膜２８１を形成して表面を荒
く平坦化し、次いでスピンコード法によって第２のフォ
トレジスト膜２８２を全面に形成してほぼ完全な平坦化
を図る（ｅ）。
的に第１のフォトレジスト膜２８１を形成して表面を荒
く平坦化し、次いでスピンコード法によって第２のフォ
トレジスト膜２８２を全面に形成してほぼ完全な平坦化
を図る（ｅ）。
この後、ＣＦ４．ガスを用いたＲＩＥ法により全面エツ
チングを行い、多結晶シリコン膜２７の素子形成領域上
の部分を露出させる（ｆ）。そして残されたフォトレジ
スト膜２８１，２８２をマスクとしてＣＦ４ガ・スーと
０２．ガスを用いたＣＤＩによシ露出した多結晶シリコ
ン膜２７をエツチング除去し、次いで硫酸と過酸化水素
の混合液でフォトレジスト膜２８１ ＋ ２８２を除去
した後、残された多結晶シリコン膜２７をマスクとして
ＣＦ４ガスを用いたＲＩＥ法によりＳ ｓ Ｏ２膜２６
をエツチングして素子形成領域上の多結晶シ】ノコン膜
２３を露出させる（ｇ）。その後、ＣＤＥを用いて多結
晶シリコン膜２３．２７ｆ除去し、更にＮＨ２Ｆを用い
て５１０２膜２２を除去して、基板２１の凹部にのみＳ
ｉＯ２膜２６が埋込まれた状態を得る（ｈ）。
チングを行い、多結晶シリコン膜２７の素子形成領域上
の部分を露出させる（ｆ）。そして残されたフォトレジ
スト膜２８１，２８２をマスクとしてＣＦ４ガ・スーと
０２．ガスを用いたＣＤＩによシ露出した多結晶シリコ
ン膜２７をエツチング除去し、次いで硫酸と過酸化水素
の混合液でフォトレジスト膜２８１ ＋ ２８２を除去
した後、残された多結晶シリコン膜２７をマスクとして
ＣＦ４ガスを用いたＲＩＥ法によりＳ ｓ Ｏ２膜２６
をエツチングして素子形成領域上の多結晶シ】ノコン膜
２３を露出させる（ｇ）。その後、ＣＤＥを用いて多結
晶シリコン膜２３．２７ｆ除去し、更にＮＨ２Ｆを用い
て５１０２膜２２を除去して、基板２１の凹部にのみＳ
ｉＯ２膜２６が埋込まれた状態を得る（ｈ）。
この後は図示しないが、通常の素子形成工程に入る。例
えばＳ ｉＯ２膜２６で分離された領域にゲート酸化膜
を介して多結晶シリコンからなるケ゛−ト電極を形成し
、イオン注入によりソース。
えばＳ ｉＯ２膜２６で分離された領域にゲート酸化膜
を介して多結晶シリコンからなるケ゛−ト電極を形成し
、イオン注入によりソース。
ドレインを形成してＭＯＳデノ々イスを作ル。
この実施例によれば、８ｓ０２膜をＲＩＥによりエツチ
ングする際にフィールド領域上の８１０□膜をおおう多
結晶シリコンからたるマスクおよびこのエツチングの際
に素子形成領域表面のダメージを防ぐための多結晶シリ
コンからなるマスクは、いずれも自己整合的に形成され
るから、マスク合せずれのための余裕を必要とせず工程
も簡単である。また、素子形成領域の基板表面がＲＩＥ
によりダメージを受けることがなく、素子の信頼性が向
上する。またフィールド領域のＳｌＯ膜はエツチングさ
れないため、第２図（ｈ）に示すようにわずかに盛り上
った状態に埋込むことができ、素子領域周辺での電界集
中が防止される。このことは例えば微細ＭＯＳデノ々イ
スを作っり場合のサブスレッシールド電流の異常な増大
を防止する上で有効である。更にこのフ（−ルド領域の
５ｔＯ２膜の盛り上りは、後のエツチング工程での膜厚
減少の影響を少なくすることができ、フィールド領域上
を走る配線の浮遊容量を十分率さいものとすることがで
きる。また５１０２膜のＲＩＥによるエツチングは、ス
トツ／ぐとして働く多結晶シリコン膜があるためオー／
ぐエツチングが許される。例えばＲＩＥの選択比が多結
晶シリコン対５１０２膜＝１対２０であるとすると、多
結晶シリ−コン膜２０００ｉｉエツチングする時間で５
１０２膜は約４μｍエツチングされることにな９、実際
のＳ ｉ ０２膜を０．７μｍとすれば約５．７倍のオ
ーバエツチングができる。このことはエツチングのマー
ジンが広くなり、エツチング制御性が向上することを意
味する。また実施例では素子形成領域の基板表面にある
熱酸化５１０２膜をＮＨ４Ｆによりエツチングしており
、これによりフィールド領域に残されるＳ １０２膜の
角が丸くなるので、このことも電界集中防止に効果があ
シ、また配線の断切れ防止にも有効となる。
ングする際にフィールド領域上の８１０□膜をおおう多
結晶シリコンからたるマスクおよびこのエツチングの際
に素子形成領域表面のダメージを防ぐための多結晶シリ
コンからなるマスクは、いずれも自己整合的に形成され
るから、マスク合せずれのための余裕を必要とせず工程
も簡単である。また、素子形成領域の基板表面がＲＩＥ
によりダメージを受けることがなく、素子の信頼性が向
上する。またフィールド領域のＳｌＯ膜はエツチングさ
れないため、第２図（ｈ）に示すようにわずかに盛り上
った状態に埋込むことができ、素子領域周辺での電界集
中が防止される。このことは例えば微細ＭＯＳデノ々イ
スを作っり場合のサブスレッシールド電流の異常な増大
を防止する上で有効である。更にこのフ（−ルド領域の
５ｔＯ２膜の盛り上りは、後のエツチング工程での膜厚
減少の影響を少なくすることができ、フィールド領域上
を走る配線の浮遊容量を十分率さいものとすることがで
きる。また５１０２膜のＲＩＥによるエツチングは、ス
トツ／ぐとして働く多結晶シリコン膜があるためオー／
ぐエツチングが許される。例えばＲＩＥの選択比が多結
晶シリコン対５１０２膜＝１対２０であるとすると、多
結晶シリ−コン膜２０００ｉｉエツチングする時間で５
１０２膜は約４μｍエツチングされることにな９、実際
のＳ ｉ ０２膜を０．７μｍとすれば約５．７倍のオ
ーバエツチングができる。このことはエツチングのマー
ジンが広くなり、エツチング制御性が向上することを意
味する。また実施例では素子形成領域の基板表面にある
熱酸化５１０２膜をＮＨ４Ｆによりエツチングしており
、これによりフィールド領域に残されるＳ １０２膜の
角が丸くなるので、このことも電界集中防止に効果があ
シ、また配線の断切れ防止にも有効となる。
本発明は上記実施例に限られない。例えば実施例では、
素子形成領域を保護する第１のマスク材料膜として熱酸
化５１０２膜を介して多結晶シリコン膜を形成したが、
多結晶シリコン膜に代ってＡｔ膜＋ ＳｉＮ膜などを用
いることができる。
素子形成領域を保護する第１のマスク材料膜として熱酸
化５１０２膜を介して多結晶シリコン膜を形成したが、
多結晶シリコン膜に代ってＡｔ膜＋ ＳｉＮ膜などを用
いることができる。
Ａｔ膜やＳｉＮ膜を用いる場合には下地に５ＩＯ２膜を
必ずしも必要としない。第２のマスク材料膜と１
しても同様に他の物質を用いることが可能である。
必ずしも必要としない。第２のマスク材料膜と１
しても同様に他の物質を用いることが可能である。
また実施例ではフィールド領域に埋込む絶縁膜としてＣ
ＶＤにょる８１０２膜を用いたが、ＳＩＮ 。
ＶＤにょる８１０２膜を用いたが、ＳＩＮ 。
Ａｔ２０． 、 Ｔａｇ、 、 ＰＳＧ 、 ＢＳＧ
、 ＢＰ８Ｇ ｒ Ａｓ８Ｇなどを用いてもよく、又こ
れらの組合せを用いてもよい。
、 ＢＰ８Ｇ ｒ Ａｓ８Ｇなどを用いてもよく、又こ
れらの組合せを用いてもよい。
また・フィールド領域上に選択的に残した第２のマスク
材料膜はそのままフィールド絶縁膜の一部として最後ま
で残してもよい。また第１のマスク材料膜である多結晶
シリコンとその下地の熱酸化５１０２膜は、そのままダ
ート電極とダート絶縁膜として利用することも可能であ
る。
材料膜はそのままフィールド絶縁膜の一部として最後ま
で残してもよい。また第１のマスク材料膜である多結晶
シリコンとその下地の熱酸化５１０２膜は、そのままダ
ート電極とダート絶縁膜として利用することも可能であ
る。
また平坦化膜としても、フォトレジスト膜の他、ＣＶＤ
法による各種絶縁膜やポリイミド膜。
法による各種絶縁膜やポリイミド膜。
スピンオングラス等を用いることができる。
更に実施例では、凹部を側壁が垂直となるようにエツチ
ングしたがテーパ付き四部としてもよい。凹部側壁が８
０〜４５°程度のテーノ千を有する場合には、チャネル
ストッパを形成するイオン注入工程が１回で済む利点が
得られる。また、凹部側壁が垂直状又はチー７４−がつ
いており、かつその際に凹部底面の角が曲線状に丸まっ
ていてもよい。この様にすれば凹部に埋め込んだＣＶＤ
−８１０２と基板間との歪によシ凹部角から基板に結晶
欠陥が発生するのを防止できる。
ングしたがテーパ付き四部としてもよい。凹部側壁が８
０〜４５°程度のテーノ千を有する場合には、チャネル
ストッパを形成するイオン注入工程が１回で済む利点が
得られる。また、凹部側壁が垂直状又はチー７４−がつ
いており、かつその際に凹部底面の角が曲線状に丸まっ
ていてもよい。この様にすれば凹部に埋め込んだＣＶＤ
−８１０２と基板間との歪によシ凹部角から基板に結晶
欠陥が発生するのを防止できる。
第１図（ａ） 、 （ｂ）は従来法の製造工程を示す図
、第２図（−）〜（ｈ）は本発明の一実施例の製造工程
を示す図である。 ２１・・・Ｓｉ基板、２２・・・熱酸化ＳｉＯ２膜、２
３・・・多結晶シリコン膜（第１のマスク材料膜）、２
４・・・フォトレジスト膜、２５１ ｒ ２６２・・
・イオン注入層、２６・・・ＣｖＤＳＩＯ２膜、２７・
・・多結晶シリコン膜（第２のマスク材料膜）、２８１
。 ２８２・・・フォトレジスト膜。
、第２図（−）〜（ｈ）は本発明の一実施例の製造工程
を示す図である。 ２１・・・Ｓｉ基板、２２・・・熱酸化ＳｉＯ２膜、２
３・・・多結晶シリコン膜（第１のマスク材料膜）、２
４・・・フォトレジスト膜、２５１ ｒ ２６２・・
・イオン注入層、２６・・・ＣｖＤＳＩＯ２膜、２７・
・・多結晶シリコン膜（第２のマスク材料膜）、２８１
。 ２８２・・・フォトレジスト膜。
Claims (1)
- 半導体基板の素子形成領域に選択的に反応性イオンエツ
チングに対して耐性を有する第１のマスク材料膜を形成
してフィールド領域に凹部を形成する工程と、前記第１
のマスク材料膜を残したまま基板全面に絶縁膜を堆積す
る工程と、堆積された絶縁膜の表面全面に反応性イオン
エツチングに対して耐性を有する第２のマスク材料膜を
形成する工程と、この第２のマスク材料膜表面の凹凸を
平坦化する平坦化膜を形成する工程と、この平坦化膜を
反応性イオンエツチングにより全面エツチングして前記
第２のマスク材料膜のうち素子形成領域上の部分を露出
させる工程と、残された平坦化膜をマスクとして露出し
た第２のマスク材料膜を選択エツチングする工程と、残
された第２のマスク材料膜をマスクとして反応性イオン
エツチングにより前記絶縁膜を選択エツチングして、前
記第１のマスク材料膜を露出させる工程と、露出した第
１のマスク材料膜を除去して基板表面に素子を形成する
工程とを備えたことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264283A JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264283A JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59217339A true JPS59217339A (ja) | 1984-12-07 |
| JPH0562463B2 JPH0562463B2 (ja) | 1993-09-08 |
Family
ID=14060101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264283A Granted JPS59217339A (ja) | 1983-05-26 | 1983-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217339A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141171A (ja) * | 1984-12-14 | 1986-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
| JPH0366145A (ja) * | 1989-07-28 | 1991-03-20 | American Teleph & Telegr Co <Att> | 半導体装置 |
| JPH03148155A (ja) * | 1989-10-25 | 1991-06-24 | Internatl Business Mach Corp <Ibm> | 誘電体充填分離トレンチ形成方法 |
| JPH06177236A (ja) * | 1992-08-31 | 1994-06-24 | Hyundai Electron Ind Co Ltd | トレンチ構造の素子分離膜の製造方法 |
| KR970030214A (ko) * | 1995-11-06 | 1997-06-26 | 김주용 | 웨이퍼 평탄화 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320873A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-05-26 JP JP9264283A patent/JPS59217339A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320873A (en) * | 1976-08-11 | 1978-02-25 | Hitachi Ltd | Semiconductor integrated circuit device |
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|---|---|---|---|---|
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| JPH01276641A (ja) * | 1988-03-24 | 1989-11-07 | Motorola Inc | 半導体デバイスの製造方法 |
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| JPH03148155A (ja) * | 1989-10-25 | 1991-06-24 | Internatl Business Mach Corp <Ibm> | 誘電体充填分離トレンチ形成方法 |
| JPH06177236A (ja) * | 1992-08-31 | 1994-06-24 | Hyundai Electron Ind Co Ltd | トレンチ構造の素子分離膜の製造方法 |
| KR970030214A (ko) * | 1995-11-06 | 1997-06-26 | 김주용 | 웨이퍼 평탄화 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562463B2 (ja) | 1993-09-08 |
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