JPH04209534A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04209534A JPH04209534A JP40072390A JP40072390A JPH04209534A JP H04209534 A JPH04209534 A JP H04209534A JP 40072390 A JP40072390 A JP 40072390A JP 40072390 A JP40072390 A JP 40072390A JP H04209534 A JPH04209534 A JP H04209534A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１１（目次）
産業上の利用分野
従来の技術（図８〜図１１）
発明が解決しようとする課題（図１２）課題を解決する
ための手段 作用 実施例 （１）第１〜第３の実施例（図１〜図５）（２）第４の
実施例（図６７図７） 発明の効果 （ＯＯＯ２］
ための手段 作用 実施例 （１）第１〜第３の実施例（図１〜図５）（２）第４の
実施例（図６７図７） 発明の効果 （ＯＯＯ２］
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、ＬＯＣＯ５法により形成さ
れた酸化膜からなる突出部を平坦化する半導体装置の製
造方法に関する。 ［０００３］
に関し、更に詳しく言えば、ＬＯＣＯ５法により形成さ
れた酸化膜からなる突出部を平坦化する半導体装置の製
造方法に関する。 ［０００３］
【従来の技術】図８（ａ）〜（Ｃ）９図９（ｄ）〜（ｆ
）１図１０ （ｇ） 、 （ｈ）は、従来例の、ＬＯ
ＣＯ８法により形成された酸化膜からなる素子分離領域
を有する絶縁ゲート型電界効果トランジスタ（ＭＩＳＴ
）の製造方法について説明する断面図である。 （０００４］まず、図８（ａ）に示すＳｉ基板１表面に
５ｉ０２膜２とＳ：３Ｎ４膜３を形成した後、素子分離
領域のＳｉＯ２膜を形成すべき領域の５１３Ｎ＋ 膜３
を除去する（図８（ｂ））。 ［０００５］次いで、熱酸化によりＳｉ基板１に選択的
にＳ ｉ０２膜４を形成する（図８（ｃ））。 ［０００６１次に、残存するＳ！Ｊ４膜３及び下地の５
ｉＯｚ膜２を除去した後、５Ｉ０２膜４の間の素子形成
領域に新たにゲート絶縁膜５を形成した後、ポリシリコ
ン膜６及び５ｉｎ２膜７を順次形成する（図９（ｄ））
。 ［０００７］続いて、全面にレジスト膜８を形成した後
、ゲート電極のバターニング用のマスクパターン９をレ
ジスト膜８に転写する（図９ （ｅ） ）。 ［０００８１次いで、レジスト膜８を現像してレジスト
パターン８ａを形成した後、レジストパターン８ａをマ
スクにしてＳｉＯ２膜７．ポリシリコン膜６及び５ｉＯ
ｚ膜５を順次エツチング・除去し、グー１−電極６ａを
形成するとともに、このゲート型ｔｆｆｉ７ａと不図示
の隣接する素子のゲート電極とを互いに接続する、図９
（ｈ）に示すゲート配線層６ｂを形成する。また、ゲー
ト電極６ａ下にゲート絶縁膜５ａを残存するとともに、
ゲート電極６ａ及びゲート配線層６ｂ上に絶縁用の８１
０２膜７ａを形成する（図９（ｆ））。 ［０００９１次いで、ゲート電極６ａ及び５ｉ０２膜７
ａをマスクとして導電型不純物をＳｉ基板１に拡散し、
ゲート電極６ａの両側であってゲート電極６ａと５ｉ０
２膜７ａの間にＳ／Ｄ領域層１０ａ、 １０ｂを形成す
る。 ［００１０１続いて、ゲート部を被覆して絶縁膜を形成
した後、異方性エツチングによりエツチングし、ゲート
電極６ａの側壁に絶縁膜からなるサイドウオール１１を
形成して、ゲート＠ｉ６ａを絶縁する。次いで、ＣＶＤ
法によりＳｉｎ、膜４６ａを形成した後、Ｓ／Ｄｍ域層
１０ａ。 １０ｂ上に開口部を形成する。次に、Ａ１膜からなるＳ
／Ｄ引出し電極１２ａ、 １２ｂを形成すると、ＭＩＳ
Ｔが完成する（図１０（ｇ））。図１０（ｈ）は図１０
（ｇ）のＡ−Ａ線断面図を示す。 （００１１７しかし、上記の作成方法においては、ゲー
ト配線６ｂやＳ／Ｄ引出し＠極１２ａ、 １２ｂが素子
分離領域の５ｉｎ２膜４の段差に交差して形成されるの
で、図９（ｅ）に示すように、ゲート配線６ｂやＳ／Ｄ
引出し電ｔ４１２ａ、 １２ｂを形成ずべきポリシリコ
ン膜６上のレジスト膜８は不均一な膜厚になるので、露
光が均一に行われない。従って、レジストパターン８ａ
等の寸法精度が悪化し、特にパターンを微細化する場合
には、問題となる。この問題を解決するため、素子分離
領域のＳｉｎ：膜４の突出部を平坦化する必要がある。 ［００１２］また、図１１ （ａ）、 （ｂ）は、
従来例の、ＬＯＣＯ３法により形成された酸化膜からな
る素子分離領域を有するバイポーラトランジスタの製造
工程の途中断面図で、エミッタ形成用の開口部を形成す
る前の状態を示す断面図である。 ［００１３］図１１（ａ）において、１３はＳｉ基板、
１４はＳｉ基板１３上に選択酸化（ＬＯＧＯ８）法によ
り形成された素子分離領域の５ｉ（ｈ膜、１５は素子形
成領域を被覆して形成されたベース引出し電極となるポ
リシリコン膜、１６はポリシリコン膜１５を被覆するＳ
ｉ３Ｎ４膜、１７は平坦化のためのＳＯＧ膜、１８はＳ
ＯＧ膜１７を被覆するカバー絶縁膜、１９はポリシリコ
ン膜１５からＳｉ基板１３に導電型不純物を導入して形
成されたベース領域層である。 ［００１４］このような状態で、カバー絶縁膜１８上に
形成されたレジスト膜４５に開口部４５ａを形成した後
、カバー絶縁膜１８／ＳＯＧ膜１７／Ｓ！：＋Ｎ４膜１
６／ポリシリコン膜１５を貫通してエミッタ形成用の開
口部２０を形成する（図１１（ｂ））。その後、エミッ
タ領域層とエミッタ電極とを形成し、更に配線層を形成
すると、バイポーラトランジスタが完成する。 ［００１５１以上の例に示すように半導体集積回路装置
の高密度化や多層化に伴い、開口部パターン形成のため
の露光精度を向上するため、或いは配線層の膜厚を均一
に形成するため、ＳＯＧ膜５などを介在させて層間絶縁
膜を平坦化しているが、素子分離領域のＳｉＯ２膜１４
の突出部の高さに相当するＳＯＧ膜１７の膜厚が加わる
ため開口部２０の段差が大きくなり、微細な開口部２０
を形成する場合に開口部２０幅の制御が難しくなってき
ている。また、開口部２０の段差が大きくなるため、エ
ツチング不足や過剰エツチングによる影響の程度も大き
くなっている。この問題を解決するため、素子分離領域
のＳｉＯ２膜１４の突出部も平坦化する必要がある。 ［００１６］このような素子分離領域の５ｉ（ｈ膜４，
１４の突出部を平坦化する場合、ＭＩＳＴを例にとって
説明すると、図８（Ｃ）に示す工程、即ち、ＬＯＣＯ３
法によりＳｉ基板１に選択的にＳ！Ｏ２膜４を形成する
工程の後、図１２（ａ）に示すように、そのままの状態
でエッチバックし、５１Ｏ２膜４の突出部を平坦化する
。その後、図１２（ｂ）に示すように、ゲート電極６ａ
及びゲート配線層６ｂを形成する。 ［００１７］
）１図１０ （ｇ） 、 （ｈ）は、従来例の、ＬＯ
ＣＯ８法により形成された酸化膜からなる素子分離領域
を有する絶縁ゲート型電界効果トランジスタ（ＭＩＳＴ
）の製造方法について説明する断面図である。 （０００４］まず、図８（ａ）に示すＳｉ基板１表面に
５ｉ０２膜２とＳ：３Ｎ４膜３を形成した後、素子分離
領域のＳｉＯ２膜を形成すべき領域の５１３Ｎ＋ 膜３
を除去する（図８（ｂ））。 ［０００５］次いで、熱酸化によりＳｉ基板１に選択的
にＳ ｉ０２膜４を形成する（図８（ｃ））。 ［０００６１次に、残存するＳ！Ｊ４膜３及び下地の５
ｉＯｚ膜２を除去した後、５Ｉ０２膜４の間の素子形成
領域に新たにゲート絶縁膜５を形成した後、ポリシリコ
ン膜６及び５ｉｎ２膜７を順次形成する（図９（ｄ））
。 ［０００７］続いて、全面にレジスト膜８を形成した後
、ゲート電極のバターニング用のマスクパターン９をレ
ジスト膜８に転写する（図９ （ｅ） ）。 ［０００８１次いで、レジスト膜８を現像してレジスト
パターン８ａを形成した後、レジストパターン８ａをマ
スクにしてＳｉＯ２膜７．ポリシリコン膜６及び５ｉＯ
ｚ膜５を順次エツチング・除去し、グー１−電極６ａを
形成するとともに、このゲート型ｔｆｆｉ７ａと不図示
の隣接する素子のゲート電極とを互いに接続する、図９
（ｈ）に示すゲート配線層６ｂを形成する。また、ゲー
ト電極６ａ下にゲート絶縁膜５ａを残存するとともに、
ゲート電極６ａ及びゲート配線層６ｂ上に絶縁用の８１
０２膜７ａを形成する（図９（ｆ））。 ［０００９１次いで、ゲート電極６ａ及び５ｉ０２膜７
ａをマスクとして導電型不純物をＳｉ基板１に拡散し、
ゲート電極６ａの両側であってゲート電極６ａと５ｉ０
２膜７ａの間にＳ／Ｄ領域層１０ａ、 １０ｂを形成す
る。 ［００１０１続いて、ゲート部を被覆して絶縁膜を形成
した後、異方性エツチングによりエツチングし、ゲート
電極６ａの側壁に絶縁膜からなるサイドウオール１１を
形成して、ゲート＠ｉ６ａを絶縁する。次いで、ＣＶＤ
法によりＳｉｎ、膜４６ａを形成した後、Ｓ／Ｄｍ域層
１０ａ。 １０ｂ上に開口部を形成する。次に、Ａ１膜からなるＳ
／Ｄ引出し電極１２ａ、 １２ｂを形成すると、ＭＩＳ
Ｔが完成する（図１０（ｇ））。図１０（ｈ）は図１０
（ｇ）のＡ−Ａ線断面図を示す。 （００１１７しかし、上記の作成方法においては、ゲー
ト配線６ｂやＳ／Ｄ引出し＠極１２ａ、 １２ｂが素子
分離領域の５ｉｎ２膜４の段差に交差して形成されるの
で、図９（ｅ）に示すように、ゲート配線６ｂやＳ／Ｄ
引出し電ｔ４１２ａ、 １２ｂを形成ずべきポリシリコ
ン膜６上のレジスト膜８は不均一な膜厚になるので、露
光が均一に行われない。従って、レジストパターン８ａ
等の寸法精度が悪化し、特にパターンを微細化する場合
には、問題となる。この問題を解決するため、素子分離
領域のＳｉｎ：膜４の突出部を平坦化する必要がある。 ［００１２］また、図１１ （ａ）、 （ｂ）は、
従来例の、ＬＯＣＯ３法により形成された酸化膜からな
る素子分離領域を有するバイポーラトランジスタの製造
工程の途中断面図で、エミッタ形成用の開口部を形成す
る前の状態を示す断面図である。 ［００１３］図１１（ａ）において、１３はＳｉ基板、
１４はＳｉ基板１３上に選択酸化（ＬＯＧＯ８）法によ
り形成された素子分離領域の５ｉ（ｈ膜、１５は素子形
成領域を被覆して形成されたベース引出し電極となるポ
リシリコン膜、１６はポリシリコン膜１５を被覆するＳ
ｉ３Ｎ４膜、１７は平坦化のためのＳＯＧ膜、１８はＳ
ＯＧ膜１７を被覆するカバー絶縁膜、１９はポリシリコ
ン膜１５からＳｉ基板１３に導電型不純物を導入して形
成されたベース領域層である。 ［００１４］このような状態で、カバー絶縁膜１８上に
形成されたレジスト膜４５に開口部４５ａを形成した後
、カバー絶縁膜１８／ＳＯＧ膜１７／Ｓ！：＋Ｎ４膜１
６／ポリシリコン膜１５を貫通してエミッタ形成用の開
口部２０を形成する（図１１（ｂ））。その後、エミッ
タ領域層とエミッタ電極とを形成し、更に配線層を形成
すると、バイポーラトランジスタが完成する。 ［００１５１以上の例に示すように半導体集積回路装置
の高密度化や多層化に伴い、開口部パターン形成のため
の露光精度を向上するため、或いは配線層の膜厚を均一
に形成するため、ＳＯＧ膜５などを介在させて層間絶縁
膜を平坦化しているが、素子分離領域のＳｉＯ２膜１４
の突出部の高さに相当するＳＯＧ膜１７の膜厚が加わる
ため開口部２０の段差が大きくなり、微細な開口部２０
を形成する場合に開口部２０幅の制御が難しくなってき
ている。また、開口部２０の段差が大きくなるため、エ
ツチング不足や過剰エツチングによる影響の程度も大き
くなっている。この問題を解決するため、素子分離領域
のＳｉＯ２膜１４の突出部も平坦化する必要がある。 ［００１６］このような素子分離領域の５ｉ（ｈ膜４，
１４の突出部を平坦化する場合、ＭＩＳＴを例にとって
説明すると、図８（Ｃ）に示す工程、即ち、ＬＯＣＯ３
法によりＳｉ基板１に選択的にＳ！Ｏ２膜４を形成する
工程の後、図１２（ａ）に示すように、そのままの状態
でエッチバックし、５１Ｏ２膜４の突出部を平坦化する
。その後、図１２（ｂ）に示すように、ゲート電極６ａ
及びゲート配線層６ｂを形成する。 ［００１７］
【発明が解決しようとする課題】しかし、エッチバック
を充分に行い、充分な平坦化を図ろうとすると、図１２
（ａ）に示すように、バーズビークの部分に凹部４３が
形成される。従って、後にポリシリコン膜をエツチング
してゲート電極６ａ等を形成する場合、凹部４３にポリ
シリコン膜が残存し、Ｓ／Ｄ引出し電極１２ａ、 １２
ｂとショートするという問題がある。また、図１２（ｂ
）に示すように、凹部４３内に形成されたゲート電極６
ａの形状は下向きに凸状になるためゲート電極６ａに印
加される電界がこの部分に集中し、絶縁耐圧の低下を招
いたりするという問題がある。このために、ＳｉＯ２膜
４の突出部を充分に平坦化することは困難であった。
また、塗布法により５ｉＯｚ膜４の突出部の間の凹部に
レジスト膜などを埋めて予め平坦化を図っておき、Ｓｉ
Ｏ２膜４とレジスト膜とを共にエッチバックするという
方法もある。しかし、レジスト膜は比較的厚く形成され
るので、エツチングの制御が難しくなり、装置が一層微
細化され、レジスト膜厚に比較して５ｉＯｚ膜４の突出
部が低い段差を有する場合、下地のＳｉ基板１をエツチ
ングしてしまう危険性がある。従って、これを防止する
ために多少エツチング不足気味にエツチングを行う必要
があるので、充分にエッチバックが行えず、充分な平坦
化が図れないという問題がある。 ［００１８１本発明は、かかる従来の問題点に鑑みてな
されたもので、バーズビークの部分に凹部が残存しない
ように、かつＬＯＣＯ３法により形成された酸化膜から
なる突出部を充分に平坦化することができる半導体装置
の製造方法を提供することを目的とするものである。 ［００１９］
を充分に行い、充分な平坦化を図ろうとすると、図１２
（ａ）に示すように、バーズビークの部分に凹部４３が
形成される。従って、後にポリシリコン膜をエツチング
してゲート電極６ａ等を形成する場合、凹部４３にポリ
シリコン膜が残存し、Ｓ／Ｄ引出し電極１２ａ、 １２
ｂとショートするという問題がある。また、図１２（ｂ
）に示すように、凹部４３内に形成されたゲート電極６
ａの形状は下向きに凸状になるためゲート電極６ａに印
加される電界がこの部分に集中し、絶縁耐圧の低下を招
いたりするという問題がある。このために、ＳｉＯ２膜
４の突出部を充分に平坦化することは困難であった。
また、塗布法により５ｉＯｚ膜４の突出部の間の凹部に
レジスト膜などを埋めて予め平坦化を図っておき、Ｓｉ
Ｏ２膜４とレジスト膜とを共にエッチバックするという
方法もある。しかし、レジスト膜は比較的厚く形成され
るので、エツチングの制御が難しくなり、装置が一層微
細化され、レジスト膜厚に比較して５ｉＯｚ膜４の突出
部が低い段差を有する場合、下地のＳｉ基板１をエツチ
ングしてしまう危険性がある。従って、これを防止する
ために多少エツチング不足気味にエツチングを行う必要
があるので、充分にエッチバックが行えず、充分な平坦
化が図れないという問題がある。 ［００１８１本発明は、かかる従来の問題点に鑑みてな
されたもので、バーズビークの部分に凹部が残存しない
ように、かつＬＯＣＯ３法により形成された酸化膜から
なる突出部を充分に平坦化することができる半導体装置
の製造方法を提供することを目的とするものである。 ［００１９］
【課題を解決するための手段】上記課題は、第１に、半
導体基板上のそれぞれ異なる領域に酸化膜及び該酸化膜
の膜厚よりも薄い膜厚の耐エツチング性膜を形成する工
程と、前記酸化膜と耐エツチング性膜との段差よりも厚
い膜厚のポリシリコン膜を全面に形成する工程と、前記
ポリシリコン膜を研磨するとともに、前記酸化膜を表出
し、前記耐エツチング性膜上に前記酸化膜の高さとほぼ
等しい高さになるように前記ポリシリコン膜を残存して
、前記半導体基板表面を平坦化する工程と、前記ポリシ
リコン膜及び前記酸化膜のエツチングレートが等しいエ
ッチャントにより該ポリシリコン膜及び酸化膜を共にエ
ツチングして前記ポリシリコン膜を除去するとともに、
酸化膜からなる突出部を平坦化する工程とを有する半導
体装置の製造方法によって達成され、第２に、半導体基
板上のそれぞれ異なる領域に形成された酸化膜及び該酸
化膜の膜厚よりも薄い膜厚の耐エツチング性膜の上にポ
リシリコン膜を形成する工程と、前記ポリシリコン膜を
研磨するとともに、前記酸化膜を表出し、前記耐エツチ
ング性膜上に前記ポリシリコン膜を残存する工程と、前
記酸化膜を等方性のエッチャントにより前記ポリシリコ
ン膜をマスクとしてエツチングし、酸化膜からなる突出
部を平坦化する工程とを有する半導体装置の製造方法に
よって達成され、第３に、半導体基板上のそれぞれ異な
る領域に酸化膜及び該酸化膜の膜厚よりも薄い膜厚の耐
エツチング性膜を形成する工程と、前記酸化膜と耐エツ
チング性膜との段差よりも厚い膜厚のポリシリコン膜を
全面に形成する工程と、前記ポリシリコン膜を研磨する
とともに、前記酸化膜を表出し、前記耐エツチング性膜
上に前記酸化膜の高さとほぼ等しい高さになるように前
記ポリシリコシ膜を残存して、半導体基板表面を平坦化
した後、前記ポリシリコン膜及び前記酸化膜のエツチン
グレートが等しいエッチャントにより該ポリシリコン膜
及び酸化膜を共にエツチングして、耐エツチング性膜上
にポリシリコン膜を残存する工程と、前記残存するポリ
シリコン膜をマスクとして残存する酸化膜からなる突出
部を更に平坦化する工程とを有する半導体装置の製造方
法によって達成される。 ［００２０１
導体基板上のそれぞれ異なる領域に酸化膜及び該酸化膜
の膜厚よりも薄い膜厚の耐エツチング性膜を形成する工
程と、前記酸化膜と耐エツチング性膜との段差よりも厚
い膜厚のポリシリコン膜を全面に形成する工程と、前記
ポリシリコン膜を研磨するとともに、前記酸化膜を表出
し、前記耐エツチング性膜上に前記酸化膜の高さとほぼ
等しい高さになるように前記ポリシリコン膜を残存して
、前記半導体基板表面を平坦化する工程と、前記ポリシ
リコン膜及び前記酸化膜のエツチングレートが等しいエ
ッチャントにより該ポリシリコン膜及び酸化膜を共にエ
ツチングして前記ポリシリコン膜を除去するとともに、
酸化膜からなる突出部を平坦化する工程とを有する半導
体装置の製造方法によって達成され、第２に、半導体基
板上のそれぞれ異なる領域に形成された酸化膜及び該酸
化膜の膜厚よりも薄い膜厚の耐エツチング性膜の上にポ
リシリコン膜を形成する工程と、前記ポリシリコン膜を
研磨するとともに、前記酸化膜を表出し、前記耐エツチ
ング性膜上に前記ポリシリコン膜を残存する工程と、前
記酸化膜を等方性のエッチャントにより前記ポリシリコ
ン膜をマスクとしてエツチングし、酸化膜からなる突出
部を平坦化する工程とを有する半導体装置の製造方法に
よって達成され、第３に、半導体基板上のそれぞれ異な
る領域に酸化膜及び該酸化膜の膜厚よりも薄い膜厚の耐
エツチング性膜を形成する工程と、前記酸化膜と耐エツ
チング性膜との段差よりも厚い膜厚のポリシリコン膜を
全面に形成する工程と、前記ポリシリコン膜を研磨する
とともに、前記酸化膜を表出し、前記耐エツチング性膜
上に前記酸化膜の高さとほぼ等しい高さになるように前
記ポリシリコシ膜を残存して、半導体基板表面を平坦化
した後、前記ポリシリコン膜及び前記酸化膜のエツチン
グレートが等しいエッチャントにより該ポリシリコン膜
及び酸化膜を共にエツチングして、耐エツチング性膜上
にポリシリコン膜を残存する工程と、前記残存するポリ
シリコン膜をマスクとして残存する酸化膜からなる突出
部を更に平坦化する工程とを有する半導体装置の製造方
法によって達成される。 ［００２０１
【作用］第１の発明の半導体装置の製造方法によれば、
酸化膜からなる突出部の間の凹部にポリシリコン膜を研
磨して埋め込んでいるので、酸化膜がポリシリコン膜の
研磨のストッパとして働き、完全に平坦な表面を得るこ
とができる。また、凹部上にポリシリコン膜を残存して
いるので、例えば選択酸化法により酸化膜が形成される
場合、バーズビークの部分をポリシリコン膜により充分
に被覆することができる。従って、平坦化後に酸化膜及
びポリシリコン膜のエツチングレートが等しいエッチャ
ントにより全面をエッチバックすることにより、バーズ
ビークの部分に凹部が形成されることなく、充分な平坦
化を行える。 ［００２１］また、第２の発明の半導体装置の製造方法
によれば、酸化膜からなる突出部及び該突出部間の凹部
を被覆してポリシリコン膜を形成した後、ポリシリコン
膜を研磨して酸化膜を表出するとともに、凹部内にポリ
シリコン膜を残存しているので、バーズビークの部分を
ポリシリコン膜により充分に被覆することができる。従
って、残存するポリシリコン膜をマスクとして酸化膜を
選択的にエツチングすると、バーズビークの部分に凹部
が形成されることなく、平坦化を図ることができる。 ［００２２］更に、第１の発明の場合、ポリシリコン膜
が丁度無くなる時点でエツチングを終了させることは通
常、困難なので、第３の発明の半導体装置の製造方法の
ように、−旦酸化膜の間の凹部のポリシリコン膜を残存
した上で、第２の発明のように、残存するポリシリコン
膜をマスクとして突出部としての酸化膜のみを選択的に
更にエツンチングする。このように第１の発明と第２の
発明とを組み合わせることにより、エツチングの過不足
を極力低減し、平坦化を図ることができる。 ［００２３］ 【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。 （１）第１〜第３の実施例 図１ （ａ） 〜（ｃ） 、図２ （ｄ） 〜（ｆ）及
び図３（ｇ）〜（ｉ）は、本発明の第１の実施例のバイ
ポーラトランジスタの製造方法について説明する断面図
である。 ［００２４］まず、図１（ａ）に示すＳｉ基板（半導体
基板）２１上にＳ！、＋Ｎ＋膜からの応力緩和用の膜厚
２００ＡのＳｉｎ、膜２２と膜厚１０００ＡのＳ ！
３Ｎ＋膜２３を形成した後、不図示のレジストパターン
をマスクとして素子分離領域の５ｉ（ｌ膜を形成すべき
領域のＳｉ＋Ｎ＋ ＠２３を除去する（図１（ｂ））。 ［００２５１次いで、Ｓ １３Ｎ４膜２３をマスクとし
て、選択的に３１基板２１に膜厚的０．５〜０．７ ｇ
ｍのＳｉｎ：膜（酸化膜）２４を形成する。このとき、
３１基板２１上には約２０００〜３０００への５ｉ（ｌ
膜２４が突出する（図１（ｃ））。 ［００２６１次に、Ｓ！３Ｎ４膜２３を除去した後、残
存する８１０２膜２２と素子分離領域のＳＩＯ：＠２４
との間の段差よりも厚い膜厚的０．３〜０，４μｍのポ
リシリコン膜２５を全面に形成する（図２（ｄ））。な
お、Ｓｉ３Ｎ４膜２３の除去部分の８１０２膜（耐エツ
チング性膜）２２はそのまま残してもよいし、除去して
新しいＳｉＯ２膜（耐エツチング性膜）を形成してもよ
い。また、Ｓ！３Ｎ＋膜２３及膜下３の３１０２膜２２
（この場合Ｓ！Ｊ４膜２３及び下地のＳｉＯ２膜２２
が耐エツチング性膜を構成する）をそのまま残してもよ
い。 ［００２７］次いで、Ａｌ２Ｏ３粒子を含むＫＯＨ液を
用いてポリシリコン膜２５を研磨し、素子分離領域のＳ
ｉＯ２膜２４膜上４するとともに、５ｉ（ｈ膜２２上に
素子分離領域のＳｉＯ２膜２４膜上４とほぼ等しい高さ
になるようにポリシリコン膜２５ａを残存してＳｉ基板
２１表面を平坦化する（図２ （ｅ） ）。 ［００２８１次に、ポリシリコン膜２５ａ及びＳｉＯ２
膜２４膜上４チングレートが等しいＣＨＦ ３ ／ Ｃ
Ｆ ４ の混合ガス（エラチンヤント）により、ポリシ
リコン膜２５ａ及び素子分離領域のＳｉＯ２膜２４膜上
４エツチングしてポリシリコン膜２５ａを除去するとと
もに素子分離領域のＳ ｉＯ２膜２４の突出部を平坦化
する（図２（ｆ））。 ［００２９１次いで、表出した素子形成領域のＳｉＯ２
膜２２を除去した後、膜厚的３０００への新たなｐ型の
ポリシリコン膜２６を形成した後、素子形成領域を被覆
するようにパターニングする。次に、加熱処理をしてポ
リシリコン膜からｎ型不純物をＳｉ基板に導入してベー
ス領域層２７を形成する（図３ （ｇ） ）。 ［００３０１次いで、ポリシリコン膜２６を被覆してＳ
ｉ３Ｎ４膜２８を形成した後、ＳＯＧ膜２９／カバー絶
縁膜３０を形成する（図３（ｈ）＞。 ［００３１１続いて、カバー絶縁膜３０／ＳＯＧ膜２９
／Ｓ！３Ｎ＜膜２８／ポリシリコン膜２６を貫通してエ
ミッタ領域層を形成するための開口部３１を形成した後
、高濃度のｎ型不純物（リン等）が導入されたポリシリ
コン膜３４を形成する。その後、ポリシリコン膜３４を
パタニングし、更に、ポリシリコン膜３４中のｎ型不純
物（リン等）をベース領域層２７中に導入してエミッタ
碩職層３３を形成すると、バイポーラトランジスタが完
成する（図３（ｉ））。 ［００３２１以上のような第１の実施例によれば、図２
（ｄ）に示すよう（二素子分離領域の５ｉ（Ｌ膜２４の
突出部の間に厚い膜厚のポリシリコン膜２５を研磨して
埋め込んでいるので、素子分離領域のＳｉＯ：、膜２４
がポリシリコン膜２５の研磨のストッパとして働き、図
２（ｅ）に示すように、素子分離領域の５ｉＯｐ膜２４
間の凹部を埋めて完全に平坦な表面を得る二とができ、
かつ、バーズビークの部分をポリシリコン膜２５ａによ
り充分に被覆することができる。従って、図２（ｆ）に
示すように、平坦化後にＳｉｎ：膜２４及びポリシリコ
ン膜２５ａのエツチングレートが等しいエッチャントに
より全面をエッチバックすることにより、バーズビーク
の部分に凹部が形成されることなく、充分な平坦化を行
える。このため、開口部パターン形成のための露光精度
を向上するため、或いは配線層の膜厚を均一に形成する
ため、従来のようにＳＯＧ膜などを介在させる必要がな
い。従って、図３（ｉ）に示すように、開口部３１の段
差を小さくすることができ、微細な開口部３１を形成す
る場合に開口部３１幅の制御を充分に行うことができる
。これにより、エツチングの過不足を低減することがで
きる。 ［００３３］なお、第１の実施例では、図２（ｅ）。 （ｆ）に示すように、平坦化後にＳｉＯ２膜２４及びポ
リシリコン膜２５ａのエツチングレートが等しいエッチ
ャントにより全面をエッチバックすることにより、素子
分離領域のＳｉＯ２膜２４の突出部を平坦化しているが
、第２の実施例として、図４ （ａ） 、 （ｂ）に
示すように、残存するポリシリコン膜２５ａをマスクと
してフッ化水素酸（ＨＦ）の水溶液（エラチンヤント）
により素子分離領域の５ｉ（ｈ膜２４を選択的に、かつ
等法的にエツチングすることにより素子分離領域のＳ
ｉＯ２膜２４の突出部を平坦化してもよい。この場合、
バーズビークの部分をポリシリコン膜２５ａにより充分
に被覆することができるので、残存するポリシリコン膜
２５ａをマスクとして素子分離領域の５ｉ（ｈ膜２４を
選択的にエツチングすると、バーズビークの部分に凹部
が形成されることなく、平坦化を図ることができる。 ［００３４１更に、第１の実施例の場合、図２（ｆ）に
示すポリシリコン膜２５ａが丁度無くなる時点でエツチ
ングを終了させることは通常、困難な場合が多いので、
第３の実施例として、図５（ａ）〜（Ｃ）に示すように
、−旦、ＳｉＯ２膜２４及びポリシリコン膜２５ａのエ
ツチングレートが等しいエッチャントにより全面をエッ
チバックして素子分離領域の５ｉＯｚ膜２４ｂの間のポ
リシリコン膜２５ｂを残存した（図５（ｂ））上で、残
存するポリシリコン膜２５ｂをマスクとして突出部とし
ての素子分離領域のＳｉｎ：膜２４ｂのみを選択的に更
にエツンチングする（図５（Ｃ））。このようにするこ
とにより、例えば、下地のＳｉ基板２１をエツチングす
る等のエツチングの過不足を防止して、平坦化を図るこ
とができる。 （２）第４の実施例 図６（ａ）〜（ｃ）及び図７ （ｄ） 、 （ｅ）は
、本発明の第４の実施例のＮ１ＩｓＴの作成方法につい
て説明する断面図である。 ［００３５］まず、図６（ａ）に示すように、図２（ｆ
）の工程の後、ゲート絶縁膜となるＳｉＯ２膜４４を新
たにＳｉＯ２膜２４ａの間の素子形成領域に形成する。 続いて、全面にゲート電極となる膜厚的３０００ Ａの
ポリシリコン膜３５と絶縁用の膜厚的２０００へのＳｉ
ｎ：膜３６をＣＶＤ法により順次形成する。 ［００３６］次に、全面にレジスト膜３７を形成した後
、ゲート電極のパターニング用のマスクパターン３８を
レジスト膜３７に転写する（図６（ｂ））。 ［００３７］次いで、レジスト膜３７を現像してレジス
トパターン３７ａを形成した後、レジストパターン３７
ａをマスクにして、ＳｉＯ２膜３６．ポリシリコン膜３
５及び５ｉ０２膜４４をエツチング・除去し、ゲート電
極３５ａを形成するとともに、このゲート電極３５ａと
不図示の隣接する素子のゲート電極とを互いに接続する
、図７（ｅ）に示すゲート配線３５ｂを形成する。また
、ゲート電極３５ａの下にゲート絶縁膜４４ａを残存す
るとともに、ゲート電極３５ａ及びゲート配線層３５ｂ
上に絶縁用のＳｉＯ２膜３６ａを形成する（図７（ｃ）
）。 ［００３８１次いで、ゲート電極３５ａ及び５ｆ０２膜
３６ａをマスクとしてｎ型不純物を拡散し、ゲート電極
３５ａの両側であってゲート電極３５ａとＳｉＯ２膜２
４ａの間にＳ／Ｄ領域層３９ａ、 ３９ｂを形成する。 ［００３９］続いて、ゲート部を被覆して絶縁膜を形成
した後、異方性エツチングによりエツチングし、ゲート
電極３５ａの側壁に絶縁膜からなるサイドウオール４０
を形成して、ゲート電極３５ａを絶縁する。続いて、後
に形成するＳ／Ｄ引出し電極とＳｉ基板２１との絶縁を
充分に確保するため、ＣＶＤ法により５１０２膜４１ａ
を形成した後、Ｓ／Ｄ領域層３９ａ、 ３９ｂ上に開口
部を形成する。次に、ＡＩ膜からなるＳ／Ｄ引出し電極
４２ａ、 ４２ｂを形成すると、ＭＩＳＴが完成する（
図７ （ｄ） ）。なお、図７（ｅ）は、図７（ｄ）の
Ｂ−Ｂ線断面図を示す。 ［００４０１以上のような第４の実施例のＭＩＳＴによ
れば、図６（ａ）に示すように、ＬＯＣＯ３法により選
択的に形成された素子分離領域のＳｉＯ２膜２４の凸部
を平坦化しているので、図６（ｂ）に示すレジスト膜３
７の露光の際、光が均一にレジスト膜３７に照射される
。このため、露光不足や過剰露光が生じるのを防止する
ことができるので、レジストパターン３７ａを精度よく
形成することができる。 ［００４１］
酸化膜からなる突出部の間の凹部にポリシリコン膜を研
磨して埋め込んでいるので、酸化膜がポリシリコン膜の
研磨のストッパとして働き、完全に平坦な表面を得るこ
とができる。また、凹部上にポリシリコン膜を残存して
いるので、例えば選択酸化法により酸化膜が形成される
場合、バーズビークの部分をポリシリコン膜により充分
に被覆することができる。従って、平坦化後に酸化膜及
びポリシリコン膜のエツチングレートが等しいエッチャ
ントにより全面をエッチバックすることにより、バーズ
ビークの部分に凹部が形成されることなく、充分な平坦
化を行える。 ［００２１］また、第２の発明の半導体装置の製造方法
によれば、酸化膜からなる突出部及び該突出部間の凹部
を被覆してポリシリコン膜を形成した後、ポリシリコン
膜を研磨して酸化膜を表出するとともに、凹部内にポリ
シリコン膜を残存しているので、バーズビークの部分を
ポリシリコン膜により充分に被覆することができる。従
って、残存するポリシリコン膜をマスクとして酸化膜を
選択的にエツチングすると、バーズビークの部分に凹部
が形成されることなく、平坦化を図ることができる。 ［００２２］更に、第１の発明の場合、ポリシリコン膜
が丁度無くなる時点でエツチングを終了させることは通
常、困難なので、第３の発明の半導体装置の製造方法の
ように、−旦酸化膜の間の凹部のポリシリコン膜を残存
した上で、第２の発明のように、残存するポリシリコン
膜をマスクとして突出部としての酸化膜のみを選択的に
更にエツンチングする。このように第１の発明と第２の
発明とを組み合わせることにより、エツチングの過不足
を極力低減し、平坦化を図ることができる。 ［００２３］ 【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。 （１）第１〜第３の実施例 図１ （ａ） 〜（ｃ） 、図２ （ｄ） 〜（ｆ）及
び図３（ｇ）〜（ｉ）は、本発明の第１の実施例のバイ
ポーラトランジスタの製造方法について説明する断面図
である。 ［００２４］まず、図１（ａ）に示すＳｉ基板（半導体
基板）２１上にＳ！、＋Ｎ＋膜からの応力緩和用の膜厚
２００ＡのＳｉｎ、膜２２と膜厚１０００ＡのＳ ！
３Ｎ＋膜２３を形成した後、不図示のレジストパターン
をマスクとして素子分離領域の５ｉ（ｌ膜を形成すべき
領域のＳｉ＋Ｎ＋ ＠２３を除去する（図１（ｂ））。 ［００２５１次いで、Ｓ １３Ｎ４膜２３をマスクとし
て、選択的に３１基板２１に膜厚的０．５〜０．７ ｇ
ｍのＳｉｎ：膜（酸化膜）２４を形成する。このとき、
３１基板２１上には約２０００〜３０００への５ｉ（ｌ
膜２４が突出する（図１（ｃ））。 ［００２６１次に、Ｓ！３Ｎ４膜２３を除去した後、残
存する８１０２膜２２と素子分離領域のＳＩＯ：＠２４
との間の段差よりも厚い膜厚的０．３〜０，４μｍのポ
リシリコン膜２５を全面に形成する（図２（ｄ））。な
お、Ｓｉ３Ｎ４膜２３の除去部分の８１０２膜（耐エツ
チング性膜）２２はそのまま残してもよいし、除去して
新しいＳｉＯ２膜（耐エツチング性膜）を形成してもよ
い。また、Ｓ！３Ｎ＋膜２３及膜下３の３１０２膜２２
（この場合Ｓ！Ｊ４膜２３及び下地のＳｉＯ２膜２２
が耐エツチング性膜を構成する）をそのまま残してもよ
い。 ［００２７］次いで、Ａｌ２Ｏ３粒子を含むＫＯＨ液を
用いてポリシリコン膜２５を研磨し、素子分離領域のＳ
ｉＯ２膜２４膜上４するとともに、５ｉ（ｈ膜２２上に
素子分離領域のＳｉＯ２膜２４膜上４とほぼ等しい高さ
になるようにポリシリコン膜２５ａを残存してＳｉ基板
２１表面を平坦化する（図２ （ｅ） ）。 ［００２８１次に、ポリシリコン膜２５ａ及びＳｉＯ２
膜２４膜上４チングレートが等しいＣＨＦ ３ ／ Ｃ
Ｆ ４ の混合ガス（エラチンヤント）により、ポリシ
リコン膜２５ａ及び素子分離領域のＳｉＯ２膜２４膜上
４エツチングしてポリシリコン膜２５ａを除去するとと
もに素子分離領域のＳ ｉＯ２膜２４の突出部を平坦化
する（図２（ｆ））。 ［００２９１次いで、表出した素子形成領域のＳｉＯ２
膜２２を除去した後、膜厚的３０００への新たなｐ型の
ポリシリコン膜２６を形成した後、素子形成領域を被覆
するようにパターニングする。次に、加熱処理をしてポ
リシリコン膜からｎ型不純物をＳｉ基板に導入してベー
ス領域層２７を形成する（図３ （ｇ） ）。 ［００３０１次いで、ポリシリコン膜２６を被覆してＳ
ｉ３Ｎ４膜２８を形成した後、ＳＯＧ膜２９／カバー絶
縁膜３０を形成する（図３（ｈ）＞。 ［００３１１続いて、カバー絶縁膜３０／ＳＯＧ膜２９
／Ｓ！３Ｎ＜膜２８／ポリシリコン膜２６を貫通してエ
ミッタ領域層を形成するための開口部３１を形成した後
、高濃度のｎ型不純物（リン等）が導入されたポリシリ
コン膜３４を形成する。その後、ポリシリコン膜３４を
パタニングし、更に、ポリシリコン膜３４中のｎ型不純
物（リン等）をベース領域層２７中に導入してエミッタ
碩職層３３を形成すると、バイポーラトランジスタが完
成する（図３（ｉ））。 ［００３２１以上のような第１の実施例によれば、図２
（ｄ）に示すよう（二素子分離領域の５ｉ（Ｌ膜２４の
突出部の間に厚い膜厚のポリシリコン膜２５を研磨して
埋め込んでいるので、素子分離領域のＳｉＯ：、膜２４
がポリシリコン膜２５の研磨のストッパとして働き、図
２（ｅ）に示すように、素子分離領域の５ｉＯｐ膜２４
間の凹部を埋めて完全に平坦な表面を得る二とができ、
かつ、バーズビークの部分をポリシリコン膜２５ａによ
り充分に被覆することができる。従って、図２（ｆ）に
示すように、平坦化後にＳｉｎ：膜２４及びポリシリコ
ン膜２５ａのエツチングレートが等しいエッチャントに
より全面をエッチバックすることにより、バーズビーク
の部分に凹部が形成されることなく、充分な平坦化を行
える。このため、開口部パターン形成のための露光精度
を向上するため、或いは配線層の膜厚を均一に形成する
ため、従来のようにＳＯＧ膜などを介在させる必要がな
い。従って、図３（ｉ）に示すように、開口部３１の段
差を小さくすることができ、微細な開口部３１を形成す
る場合に開口部３１幅の制御を充分に行うことができる
。これにより、エツチングの過不足を低減することがで
きる。 ［００３３］なお、第１の実施例では、図２（ｅ）。 （ｆ）に示すように、平坦化後にＳｉＯ２膜２４及びポ
リシリコン膜２５ａのエツチングレートが等しいエッチ
ャントにより全面をエッチバックすることにより、素子
分離領域のＳｉＯ２膜２４の突出部を平坦化しているが
、第２の実施例として、図４ （ａ） 、 （ｂ）に
示すように、残存するポリシリコン膜２５ａをマスクと
してフッ化水素酸（ＨＦ）の水溶液（エラチンヤント）
により素子分離領域の５ｉ（ｈ膜２４を選択的に、かつ
等法的にエツチングすることにより素子分離領域のＳ
ｉＯ２膜２４の突出部を平坦化してもよい。この場合、
バーズビークの部分をポリシリコン膜２５ａにより充分
に被覆することができるので、残存するポリシリコン膜
２５ａをマスクとして素子分離領域の５ｉ（ｈ膜２４を
選択的にエツチングすると、バーズビークの部分に凹部
が形成されることなく、平坦化を図ることができる。 ［００３４１更に、第１の実施例の場合、図２（ｆ）に
示すポリシリコン膜２５ａが丁度無くなる時点でエツチ
ングを終了させることは通常、困難な場合が多いので、
第３の実施例として、図５（ａ）〜（Ｃ）に示すように
、−旦、ＳｉＯ２膜２４及びポリシリコン膜２５ａのエ
ツチングレートが等しいエッチャントにより全面をエッ
チバックして素子分離領域の５ｉＯｚ膜２４ｂの間のポ
リシリコン膜２５ｂを残存した（図５（ｂ））上で、残
存するポリシリコン膜２５ｂをマスクとして突出部とし
ての素子分離領域のＳｉｎ：膜２４ｂのみを選択的に更
にエツンチングする（図５（Ｃ））。このようにするこ
とにより、例えば、下地のＳｉ基板２１をエツチングす
る等のエツチングの過不足を防止して、平坦化を図るこ
とができる。 （２）第４の実施例 図６（ａ）〜（ｃ）及び図７ （ｄ） 、 （ｅ）は
、本発明の第４の実施例のＮ１ＩｓＴの作成方法につい
て説明する断面図である。 ［００３５］まず、図６（ａ）に示すように、図２（ｆ
）の工程の後、ゲート絶縁膜となるＳｉＯ２膜４４を新
たにＳｉＯ２膜２４ａの間の素子形成領域に形成する。 続いて、全面にゲート電極となる膜厚的３０００ Ａの
ポリシリコン膜３５と絶縁用の膜厚的２０００へのＳｉ
ｎ：膜３６をＣＶＤ法により順次形成する。 ［００３６］次に、全面にレジスト膜３７を形成した後
、ゲート電極のパターニング用のマスクパターン３８を
レジスト膜３７に転写する（図６（ｂ））。 ［００３７］次いで、レジスト膜３７を現像してレジス
トパターン３７ａを形成した後、レジストパターン３７
ａをマスクにして、ＳｉＯ２膜３６．ポリシリコン膜３
５及び５ｉ０２膜４４をエツチング・除去し、ゲート電
極３５ａを形成するとともに、このゲート電極３５ａと
不図示の隣接する素子のゲート電極とを互いに接続する
、図７（ｅ）に示すゲート配線３５ｂを形成する。また
、ゲート電極３５ａの下にゲート絶縁膜４４ａを残存す
るとともに、ゲート電極３５ａ及びゲート配線層３５ｂ
上に絶縁用のＳｉＯ２膜３６ａを形成する（図７（ｃ）
）。 ［００３８１次いで、ゲート電極３５ａ及び５ｆ０２膜
３６ａをマスクとしてｎ型不純物を拡散し、ゲート電極
３５ａの両側であってゲート電極３５ａとＳｉＯ２膜２
４ａの間にＳ／Ｄ領域層３９ａ、 ３９ｂを形成する。 ［００３９］続いて、ゲート部を被覆して絶縁膜を形成
した後、異方性エツチングによりエツチングし、ゲート
電極３５ａの側壁に絶縁膜からなるサイドウオール４０
を形成して、ゲート電極３５ａを絶縁する。続いて、後
に形成するＳ／Ｄ引出し電極とＳｉ基板２１との絶縁を
充分に確保するため、ＣＶＤ法により５１０２膜４１ａ
を形成した後、Ｓ／Ｄ領域層３９ａ、 ３９ｂ上に開口
部を形成する。次に、ＡＩ膜からなるＳ／Ｄ引出し電極
４２ａ、 ４２ｂを形成すると、ＭＩＳＴが完成する（
図７ （ｄ） ）。なお、図７（ｅ）は、図７（ｄ）の
Ｂ−Ｂ線断面図を示す。 ［００４０１以上のような第４の実施例のＭＩＳＴによ
れば、図６（ａ）に示すように、ＬＯＣＯ３法により選
択的に形成された素子分離領域のＳｉＯ２膜２４の凸部
を平坦化しているので、図６（ｂ）に示すレジスト膜３
７の露光の際、光が均一にレジスト膜３７に照射される
。このため、露光不足や過剰露光が生じるのを防止する
ことができるので、レジストパターン３７ａを精度よく
形成することができる。 ［００４１］
【発明の効果】以上のように、第１の発明の半導体装置
の製造方法によれば、酸化膜からなる突出部の開の凹部
にポリシリコン膜を研磨して埋め込んで平坦化した後に
、酸化膜及びポリシリコン膜のエツチングレートが等し
いエラチャシトにより全面をエッチバックしているので
、バーズビークの部分に凹部が形成されることなく、充
分な平坦化を行える。このため、従来と異なりＳＯＧ膜
の溜まりが少ないので、開口部の段差を小さくすること
ができ、微細な開口部を形成する場合に開口部幅の制御
を充分に行うことができる。これにより、エツチングの
過不足を低減することができる。 ［００４２］また、第２の発明の半導体装置の製造方法
によれば、酸化膜からなる突出部及び突出部間の凹部上
にポリシリコン膜を形成した後、ポリシリコン膜を研磨
して酸化膜を表出するとともに、凹部上にポリシリコン
膜を残存し、これをマスクとじて酸化膜を選択的にエツ
チングしているので、バーズビークの部分に凹部が形成
されることなく、平坦化を図ることができる。 ［００４３］更に、第１の発明の場合、ポリシリコン膜
が丁度無くなる時点でエツチングを終了させることは通
常、困難なので、第３の発明の半導体装置の製造方法の
ように、−旦酸化膜の間の凹部のポリシリコン膜を残存
した上で、第２の発明のように、残存するポリシリコン
膜をマスクとして突出部としての酸化膜のみを選択的に
更にエツンチングする。このように第１の発明と第２の
発明とを組み合わせることにより他の部分に影響を与え
ずに平坦化を図ることができる。
の製造方法によれば、酸化膜からなる突出部の開の凹部
にポリシリコン膜を研磨して埋め込んで平坦化した後に
、酸化膜及びポリシリコン膜のエツチングレートが等し
いエラチャシトにより全面をエッチバックしているので
、バーズビークの部分に凹部が形成されることなく、充
分な平坦化を行える。このため、従来と異なりＳＯＧ膜
の溜まりが少ないので、開口部の段差を小さくすること
ができ、微細な開口部を形成する場合に開口部幅の制御
を充分に行うことができる。これにより、エツチングの
過不足を低減することができる。 ［００４２］また、第２の発明の半導体装置の製造方法
によれば、酸化膜からなる突出部及び突出部間の凹部上
にポリシリコン膜を形成した後、ポリシリコン膜を研磨
して酸化膜を表出するとともに、凹部上にポリシリコン
膜を残存し、これをマスクとじて酸化膜を選択的にエツ
チングしているので、バーズビークの部分に凹部が形成
されることなく、平坦化を図ることができる。 ［００４３］更に、第１の発明の場合、ポリシリコン膜
が丁度無くなる時点でエツチングを終了させることは通
常、困難なので、第３の発明の半導体装置の製造方法の
ように、−旦酸化膜の間の凹部のポリシリコン膜を残存
した上で、第２の発明のように、残存するポリシリコン
膜をマスクとして突出部としての酸化膜のみを選択的に
更にエツンチングする。このように第１の発明と第２の
発明とを組み合わせることにより他の部分に影響を与え
ずに平坦化を図ることができる。
【図１】本発明の第１の実施例のバイポーラトランジス
タの作成方法について説明する断面図 （そのｌ）であ
る。
タの作成方法について説明する断面図 （そのｌ）であ
る。
【図２】本発明の第１の実施例のバイポーラトランジス
タの作成方法について説明する断面図 （その２）であ
る。
タの作成方法について説明する断面図 （その２）であ
る。
【図３】本発明の第１の実施例のバイポーラトランジス
タの作成方法について説明する断面図 （その３）であ
る。
タの作成方法について説明する断面図 （その３）であ
る。
【図４】本発明の第２の実施例の平坦化法について説明
する断面図である。
する断面図である。
【図５】本発明の第３の実施例の平坦化法について説明
する断面図である。
する断面図である。
【図６】本発明の第４の実施例のＭＩＳＴの作成方法に
ついて説明する断面図（その１）である。
ついて説明する断面図（その１）である。
【図７】本発明の第４の実施例の＼ＩＩ ＳＴの作成方
法について説明する断面図（その２）である。
法について説明する断面図（その２）である。
【図８】従来例のＭＩＳＴの作成方法について説明する
断面図（その１）である。
断面図（その１）である。
【図９】従来例のＭＩＳＴの作成方法について説明する
断面図（その２）である。
断面図（その２）である。
【図１０】従来例のＮｌｌ５Ｔの作成方法について説明
する断面図（その３）である。
する断面図（その３）である。
【図１１】従来例のバイポーラトランジスタの作成方法
について説明する断面図である。
について説明する断面図である。
【図１２】従来例の問題点について説明する断面図であ
る。
る。
１、 １３ ３ｉ基板。
２、 ４． ７． ７ａ、 １４． ３２． ３６．
３６ａ、 ４１ａ、 ４４、４６ａ ５ｉＯｚ膜、 ３、 １６．２８ ３！Ｊ、膜、 ５、 ５ａ、 ４４ａ ゲート絶縁膜、６、 １５．
２５．２５ａ、 ２６． ３５ ポリシリコン膜、
６ａ、３５ａ ゲート電極、 ６ｂ、３５ｂ ゲート配線層、 ８、 ３７． ４５ レジスト膜、 ８ａ、３７ａ レジストパターン、 ９．３８ マスクパターン、 １０ａ、 １０ｂ、 ３９ａ、 ３９ｂ Ｓ／Ｄｆａ
域層、１職層サイドウオール、 １２ａ、 １２ｂ、 ４２ａ、 ４２ｂ Ｓ／Ｄ引出
し電極、１７．２９ ＳＯＧ膜、 １８．３０ カバー絶縁膜、 １９．２７ ベース領域層、 ２０、 ３１．４５ａ 開口部、 ２１Ｓｉ基板（半導体基板）、 ２２ ５ｉ０２膜（耐エツチング性膜）、２４、２４ａ
ＳｉＯ２膜（酸化膜）、３３ エミッタ領域層、 ３４ エミッタ電極、 ４０ サイドウオール、 ４３ 凹部。
３６ａ、 ４１ａ、 ４４、４６ａ ５ｉＯｚ膜、 ３、 １６．２８ ３！Ｊ、膜、 ５、 ５ａ、 ４４ａ ゲート絶縁膜、６、 １５．
２５．２５ａ、 ２６． ３５ ポリシリコン膜、
６ａ、３５ａ ゲート電極、 ６ｂ、３５ｂ ゲート配線層、 ８、 ３７． ４５ レジスト膜、 ８ａ、３７ａ レジストパターン、 ９．３８ マスクパターン、 １０ａ、 １０ｂ、 ３９ａ、 ３９ｂ Ｓ／Ｄｆａ
域層、１職層サイドウオール、 １２ａ、 １２ｂ、 ４２ａ、 ４２ｂ Ｓ／Ｄ引出
し電極、１７．２９ ＳＯＧ膜、 １８．３０ カバー絶縁膜、 １９．２７ ベース領域層、 ２０、 ３１．４５ａ 開口部、 ２１Ｓｉ基板（半導体基板）、 ２２ ５ｉ０２膜（耐エツチング性膜）、２４、２４ａ
ＳｉＯ２膜（酸化膜）、３３ エミッタ領域層、 ３４ エミッタ電極、 ４０ サイドウオール、 ４３ 凹部。
【図１】
【図５】
【図９】
Claims (3)
- 【請求項１】半導体基板上のそれぞれ異なる領域に酸化
膜及び該酸化膜の膜厚よりも薄い膜厚の耐エッチング性
膜を形成する工程と、前記酸化膜と耐エッチング性膜と
の段差よりも厚い膜厚のポリシリコン膜を全面に形成す
る工程と、前記ポリシリコン膜を研磨するとともに、前
記酸化膜を表出し、前記耐エッチング性膜上に前記酸化
膜の高さとほぼ等しい高さになるように前記ポリシリコ
ン膜を残存して、前記半導体基板表面を平坦化する工程
と、前記ポリシリコン膜及び前記酸化膜のエッチングレ
ートが等しいエッチャントにより該ポリシリコン膜及び
酸化膜を共にエッチングして前記ポリシリコン膜を除去
するとともに、酸化膜からなる突出部を平坦化する工程
とを有する半導体装置の製造方法。 - 【請求項２】半導体基板上のそれぞれ異なる領域に形成
された酸化膜、及び該酸化膜の膜厚よりも薄い膜厚の耐
エッチング性膜の上にポリシリコン膜を形成する工程と
、前記ポリシリコン膜を研磨するとともに、前記酸化膜
を表出し、前記耐エッチング性膜上に前記ポリシリコン
膜を残存する工程と、前記酸化膜を等方性のエッチャン
トにより前記ポリシリコン膜をマスクとしてエッチング
し、酸化膜からなる突出部を平坦化する工程とを有する
半導体装置の製造方法。 - 【請求項３】半導体基板上のそれぞれ異なる領域に酸化
膜及び該酸化膜の膜厚よりも薄い膜厚の耐エッチング性
膜を形成する工程と、前記酸化膜と耐エッチング性膜と
の段差よりも厚い膜厚のポリシリコン膜を全面に形成す
る工程と、前記ポリシリコン膜を研磨するとともに、前
記酸化膜を表出し、前記耐エッチング性膜上に前記酸化
膜の高さとほぼ等しい高さになるように前記ポリシリコ
ン膜を残存して、半導体基板表面を平坦化した後、前記
ポリシリコン膜及び前記酸化膜のエッチングレートが等
しいエッチャントにより該ポリシリコン膜及び酸化膜を
共にエッチングして、耐エッチング性膜上にポリシリコ
ン膜を残存する工程と、前記残存するポリシリコン膜を
マスクとして残存する酸化膜からなる突出部を更に平坦
化する工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40072390A JPH04209534A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40072390A JPH04209534A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04209534A true JPH04209534A (ja) | 1992-07-30 |
Family
ID=18510605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40072390A Withdrawn JPH04209534A (ja) | 1990-12-06 | 1990-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04209534A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374585A (en) * | 1994-05-09 | 1994-12-20 | Motorola, Inc. | Process for forming field isolation |
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| WO2003028082A1 (fr) * | 2001-09-10 | 2003-04-03 | Tokyo Electron Limited | Procede de gravure |
| US7199054B2 (en) * | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
-
1990
- 1990-12-06 JP JP40072390A patent/JPH04209534A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5374585A (en) * | 1994-05-09 | 1994-12-20 | Motorola, Inc. | Process for forming field isolation |
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
| US7199054B2 (en) * | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US5756390A (en) * | 1996-02-27 | 1998-05-26 | Micron Technology, Inc. | Modified LOCOS process for sub-half-micron technology |
| WO2003028082A1 (fr) * | 2001-09-10 | 2003-04-03 | Tokyo Electron Limited | Procede de gravure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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