JPH0478013B2 - - Google Patents
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- JPH0478013B2 JPH0478013B2 JP57187843A JP18784382A JPH0478013B2 JP H0478013 B2 JPH0478013 B2 JP H0478013B2 JP 57187843 A JP57187843 A JP 57187843A JP 18784382 A JP18784382 A JP 18784382A JP H0478013 B2 JPH0478013 B2 JP H0478013B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に微細化が進んだ集積回路の素子分離技術の改良
に関する。
に微細化が進んだ集積回路の素子分離技術の改良
に関する。
最近半導体装置製造におけるリソグラフイ技
術、エツチング技術等が進歩し、半導体集積回路
の高集積化、素子の微細化が一段と進んでいる。
半導体素子の微細化が進むと、素子分離領域も微
細化されてくる。そこで従来の選択酸化法
（LOCOS）に代わり、基板の素子分離領域をエツ
チングして凹部を形成し、その凹部に絶縁膜を埋
め込むという新しい素子分離法（BOX法）が提
案されている。第１図を用いて従来のBOX法の
基本的な工程を説明する。まず、Si基板１１に選
択的に凹部１２，１２ａ，１２ｂ，……を形成
し、その上にCVD法により絶縁膜１３を全面に
堆積し、その上にスピンコート法によりレジスト
膜１４を形成して表面を平坦化する(a)。その後、
レジスト膜１４と絶縁膜１３を、エツチング速度
が等しい反応性イオンエツチング（RIE）法を用
いて基板の素子形成領域が露出するまでエツチン
グする(b)。この後、周知の工程で所望の素子を形
成する。
術、エツチング技術等が進歩し、半導体集積回路
の高集積化、素子の微細化が一段と進んでいる。
半導体素子の微細化が進むと、素子分離領域も微
細化されてくる。そこで従来の選択酸化法
（LOCOS）に代わり、基板の素子分離領域をエツ
チングして凹部を形成し、その凹部に絶縁膜を埋
め込むという新しい素子分離法（BOX法）が提
案されている。第１図を用いて従来のBOX法の
基本的な工程を説明する。まず、Si基板１１に選
択的に凹部１２，１２ａ，１２ｂ，……を形成
し、その上にCVD法により絶縁膜１３を全面に
堆積し、その上にスピンコート法によりレジスト
膜１４を形成して表面を平坦化する(a)。その後、
レジスト膜１４と絶縁膜１３を、エツチング速度
が等しい反応性イオンエツチング（RIE）法を用
いて基板の素子形成領域が露出するまでエツチン
グする(b)。この後、周知の工程で所望の素子を形
成する。
この方法を用いると、幅の狭い例えば凹部１２
ｂでは絶縁膜１３が完全に埋め込まれ、表面も平
坦化されるが、幅の広い凹部１２ａ，１２ｃ等で
はレジスト膜１４の膜厚が薄く形成されるため
に、残置される絶縁膜１３も薄くなつてしまい、
完全な平坦化が出来ない。またレジスト膜１４と
絶縁膜１３をRIE法により全面エツチングして基
板表面を露出させるため、その基板表面がダメー
ジを受け、このままでは素子特性に影響を与える
からダメージ層を除去する何らかの工程が必要と
なる。さらに、絶縁膜１３が薄くなるため、この
上を走る配線とSi基板１１間の容量も増えて半導
体装置の動作速度も遅くなつてしまう。
ｂでは絶縁膜１３が完全に埋め込まれ、表面も平
坦化されるが、幅の広い凹部１２ａ，１２ｃ等で
はレジスト膜１４の膜厚が薄く形成されるため
に、残置される絶縁膜１３も薄くなつてしまい、
完全な平坦化が出来ない。またレジスト膜１４と
絶縁膜１３をRIE法により全面エツチングして基
板表面を露出させるため、その基板表面がダメー
ジを受け、このままでは素子特性に影響を与える
からダメージ層を除去する何らかの工程が必要と
なる。さらに、絶縁膜１３が薄くなるため、この
上を走る配線とSi基板１１間の容量も増えて半導
体装置の動作速度も遅くなつてしまう。
この発明は、上述した従来法の欠点を改良した
もので、簡単な工程で完全な平坦化を可能とした
素子分離法を提供することを目的とする。
もので、簡単な工程で完全な平坦化を可能とした
素子分離法を提供することを目的とする。
この発明の方法は、まず半導体基板表面に選択
的に凹部を形成した後、全面に絶縁膜を堆積し、
この後絶縁膜エツチングの際の耐エツチングマス
クとなるマスク材料膜を全面に形成する。そして
この後表面をマスク材料膜エツチングに対して耐
性を有する平坦化膜によつて平坦化し、これを全
面均一エツチングして基板の凸部上の前記マスク
材料膜を露出させ、残された平坦化膜をマスクと
して露出したマスク材料膜をエツチング除去す
る。そして残されたマスク材料膜をマスクとして
前記絶縁膜をエツチングしこの絶縁膜を基板凹部
に選択的に残置させる。
的に凹部を形成した後、全面に絶縁膜を堆積し、
この後絶縁膜エツチングの際の耐エツチングマス
クとなるマスク材料膜を全面に形成する。そして
この後表面をマスク材料膜エツチングに対して耐
性を有する平坦化膜によつて平坦化し、これを全
面均一エツチングして基板の凸部上の前記マスク
材料膜を露出させ、残された平坦化膜をマスクと
して露出したマスク材料膜をエツチング除去す
る。そして残されたマスク材料膜をマスクとして
前記絶縁膜をエツチングしこの絶縁膜を基板凹部
に選択的に残置させる。
この場合、平坦化膜により表面の凹凸を平坦化
するには、絶縁膜を単層とした場合には、平坦
化膜を二層として、まず第１の膜を幅の広い凹部
に写真蝕刻法を用いて残置させて荒く平坦化し、
続いて幅の狭い凹部および第１の膜周辺の溝を埋
め込むように第２の膜で平坦化する方法、絶縁
膜を二層として、第１の膜により幅の広い凹部を
埋めて荒く平坦化し、続いて第２の膜を全面に堆
積し、平坦化膜は単層とする方法、のいずれかを
採用することが望ましい。
するには、絶縁膜を単層とした場合には、平坦
化膜を二層として、まず第１の膜を幅の広い凹部
に写真蝕刻法を用いて残置させて荒く平坦化し、
続いて幅の狭い凹部および第１の膜周辺の溝を埋
め込むように第２の膜で平坦化する方法、絶縁
膜を二層として、第１の膜により幅の広い凹部を
埋めて荒く平坦化し、続いて第２の膜を全面に堆
積し、平坦化膜は単層とする方法、のいずれかを
採用することが望ましい。
この発明によれば、絶縁膜上のマスク材料膜を
凹部上にのみ自己整合させてパターニングし、得
られたマスクパターンを用いて絶縁膜を選択エツ
チングするから、幅の広い凹部上の絶縁膜を薄く
することなく、凹部に絶縁膜を平坦に埋込むこと
ができる。しかも、上記マスクパターンが自己整
合で形成されるためマスク合せずれを見込んだ余
分な領域を必要とせず、素子の微細化が図られ
る。また、平坦化膜で平坦化した後、全面均一エ
ツチングを行うのはマスク材料膜を選択的に露出
させる工程で、エツチングする対象は平坦化膜の
みであるから、この工程にRIEを用いた場合にエ
ツチング条件の制約が少なく、高速のRIEを用い
ることができる。更に基板表面を露出させる絶縁
膜エツチングはRIE法によらず通常の湿式エツチ
ングを用いることができ、従つて基板の素子形成
領域を表面にダメージを与えることなく露出させ
ることができる。更にまた、凹部上の絶縁膜に対
してRIE法によりエツチングを行うことがないか
ら、フイールド絶縁膜の膜厚のばらつきやオーバ
エツチングによる膜厚の減少がなく、プロセス制
御が容易となり、半導体装置の特性の均一性向
上、歩留り向上が図られる。
凹部上にのみ自己整合させてパターニングし、得
られたマスクパターンを用いて絶縁膜を選択エツ
チングするから、幅の広い凹部上の絶縁膜を薄く
することなく、凹部に絶縁膜を平坦に埋込むこと
ができる。しかも、上記マスクパターンが自己整
合で形成されるためマスク合せずれを見込んだ余
分な領域を必要とせず、素子の微細化が図られ
る。また、平坦化膜で平坦化した後、全面均一エ
ツチングを行うのはマスク材料膜を選択的に露出
させる工程で、エツチングする対象は平坦化膜の
みであるから、この工程にRIEを用いた場合にエ
ツチング条件の制約が少なく、高速のRIEを用い
ることができる。更に基板表面を露出させる絶縁
膜エツチングはRIE法によらず通常の湿式エツチ
ングを用いることができ、従つて基板の素子形成
領域を表面にダメージを与えることなく露出させ
ることができる。更にまた、凹部上の絶縁膜に対
してRIE法によりエツチングを行うことがないか
ら、フイールド絶縁膜の膜厚のばらつきやオーバ
エツチングによる膜厚の減少がなく、プロセス制
御が容易となり、半導体装置の特性の均一性向
上、歩留り向上が図られる。
本発明の一実施例を第２図ａ〜ｅを用いて説明
する。まず、たとえば主平面１００のSi基板２１
を用意してその上に写真蝕刻法を用いて選択的に
マスク材を形成した後、CF4ガスを含むRIEによ
り前記Si基板２１をエツチングしてたとえば
0.5μmの凹部２２，２２ａ，２２ｂ，……を形成
し、その後マスク材をマスクにフイールド反転防
止層のイオン注入をした後、前記マスク材を除去
し、次いで例えばSiH4とO2を含むCVD法により
フイールド絶縁膜となる厚さ0.5μm程度のSiO2膜
２３を全面に堆積し、続いてSiH4ガスを含む
CVD法を用いて、SiO2膜２３のエツチングの際
のマスク材となるSi3N4膜２４を厚さ0.1μm程度
形成する(a)。その後、写真蝕刻法を用いて、比較
的幅の凹部２２ａ，２２ｃ等の内部に選択的にフ
オトレジスト膜（第１の膜）２５1形成して表面
を荒く平坦化し、次いでスピンコート法によつ
て、フオトレジスト膜（第２の膜）２５2を全面
に形成して段差部を平坦にする(b)。その後、CF4
ガスを用いたRIEにより、フオトレジスト２５の
表面の一部を全面均一にエツチングする事により
凸部のSi3N4膜２４を露出させる(c)。その後、残
されたフオトレジスト２５をマスクに例えばCF4
ガスとO2ガスを用いたCDEにより露出したSi3N4
膜２４をエツチング除去し、硫酸と過酸化水素の
混合液でフオトレジスト２５を除去した後、
NH4Ｆ液を用いて残されたSi3N4膜２４をマスク
に凸部のSiO2膜２３を選択的にエツチングして
Si基板２１の表面を露出させる(d)。その後例えば
リン酸を用いて前記Si3N4膜２４を除去するとSi
基板２１の凹部２２のみにSiO2膜２３が残置さ
れる(e)。この後は図示しないが通常の素子形成工
程に入り、SiO2膜２３で分離された領域に所望
の素子を形成する。例えばゲート酸化膜を介して
ポリシリコンゲート電極を形成し、イオン注入に
よりソース、ドレインを形成してMOSデバイス
を作る。
する。まず、たとえば主平面１００のSi基板２１
を用意してその上に写真蝕刻法を用いて選択的に
マスク材を形成した後、CF4ガスを含むRIEによ
り前記Si基板２１をエツチングしてたとえば
0.5μmの凹部２２，２２ａ，２２ｂ，……を形成
し、その後マスク材をマスクにフイールド反転防
止層のイオン注入をした後、前記マスク材を除去
し、次いで例えばSiH4とO2を含むCVD法により
フイールド絶縁膜となる厚さ0.5μm程度のSiO2膜
２３を全面に堆積し、続いてSiH4ガスを含む
CVD法を用いて、SiO2膜２３のエツチングの際
のマスク材となるSi3N4膜２４を厚さ0.1μm程度
形成する(a)。その後、写真蝕刻法を用いて、比較
的幅の凹部２２ａ，２２ｃ等の内部に選択的にフ
オトレジスト膜（第１の膜）２５1形成して表面
を荒く平坦化し、次いでスピンコート法によつ
て、フオトレジスト膜（第２の膜）２５2を全面
に形成して段差部を平坦にする(b)。その後、CF4
ガスを用いたRIEにより、フオトレジスト２５の
表面の一部を全面均一にエツチングする事により
凸部のSi3N4膜２４を露出させる(c)。その後、残
されたフオトレジスト２５をマスクに例えばCF4
ガスとO2ガスを用いたCDEにより露出したSi3N4
膜２４をエツチング除去し、硫酸と過酸化水素の
混合液でフオトレジスト２５を除去した後、
NH4Ｆ液を用いて残されたSi3N4膜２４をマスク
に凸部のSiO2膜２３を選択的にエツチングして
Si基板２１の表面を露出させる(d)。その後例えば
リン酸を用いて前記Si3N4膜２４を除去するとSi
基板２１の凹部２２のみにSiO2膜２３が残置さ
れる(e)。この後は図示しないが通常の素子形成工
程に入り、SiO2膜２３で分離された領域に所望
の素子を形成する。例えばゲート酸化膜を介して
ポリシリコンゲート電極を形成し、イオン注入に
よりソース、ドレインを形成してMOSデバイス
を作る。
この実施例によれば、自己整合により、素子分
離領域上に耐エツチングマスクを形成出来るの
で、工程が短かくて済むと同時に、合せ精度を必
要とするマスク合せの必要がないので、合せずれ
のための余分の領域を必要とせず素子の微細化が
出来る。また、フオトレジスト膜で平坦化した後
全面均一エツチングする材料がフオトレジスト膜
だけであるため、エツチング条件の制限がなくな
り許容範囲が広がる結果、高速のRIEを用いる事
が出来る。また、基板表面を露出させるSiO2膜
のエツチング工程は湿式エツチング（エツチング
液を用いる方法）だけで済むので簡単であり、ダ
メージ層を形成する事がない。また素子分離領域
のSiO2膜は、RIEによる全面エツチングを行なわ
ないために膜厚のバラツキやオーバーエツチング
による膜厚の減少が少なく、プロセス制御も容易
である。
離領域上に耐エツチングマスクを形成出来るの
で、工程が短かくて済むと同時に、合せ精度を必
要とするマスク合せの必要がないので、合せずれ
のための余分の領域を必要とせず素子の微細化が
出来る。また、フオトレジスト膜で平坦化した後
全面均一エツチングする材料がフオトレジスト膜
だけであるため、エツチング条件の制限がなくな
り許容範囲が広がる結果、高速のRIEを用いる事
が出来る。また、基板表面を露出させるSiO2膜
のエツチング工程は湿式エツチング（エツチング
液を用いる方法）だけで済むので簡単であり、ダ
メージ層を形成する事がない。また素子分離領域
のSiO2膜は、RIEによる全面エツチングを行なわ
ないために膜厚のバラツキやオーバーエツチング
による膜厚の減少が少なく、プロセス制御も容易
である。
第３図ａ〜ｅはこの発明の別の実施例を示すも
のである。先の実施例ではSiO2膜２３を単層と
し、平坦化のためのフオトレジスト膜２５を第
１、第２の膜の二層としたが、この実施例では逆
に、SiO2膜を第１、第２の膜の二層としてフオ
トレジスト膜を単層とする。即ち、Si基板３１上
に約0.5μmの凹部３２，３２ａ，３２ｂ……を選
択的に形成した後、例えばプラズマCVD法によ
り、SiO2膜（第１の膜）３３1を全面に約0.6μm
形成し、これをNH4Ｆ液で全面エツチングする
ことにより、凹凸部の段差部を除いた領域に
SiO2膜３３1を選択的に残置させ、その後CVD法
により全面にSiO2膜（第２の膜）３３2約0.8μm
堆積した後、その上にLP−CVD法によるSi3N4
膜３４を約0.1μm程度形成させる(a)。その後、フ
オトレジスト膜３５をスピンコートさせて全面を
平坦化させる(b)。その後、フオトレジスト膜３５
をCF4ガスを用いたRIEで、凸部上のSi3N4膜３
４が露出するまでエツチングする(c)。その後、残
置したフオトレジスト膜３５をマスクに露出した
Si3N4膜３４をCDEを用いてエツチングし、O2ア
ツシヤーを用いてフオトレジスト膜３５を除去し
て、残されたSi3N4膜３４をマスクにSiO2膜３３
をエツチングして、Si基板凸部の表面を露出させ
る(d)。その後Si3N4膜３４を除去する(e)。
のである。先の実施例ではSiO2膜２３を単層と
し、平坦化のためのフオトレジスト膜２５を第
１、第２の膜の二層としたが、この実施例では逆
に、SiO2膜を第１、第２の膜の二層としてフオ
トレジスト膜を単層とする。即ち、Si基板３１上
に約0.5μmの凹部３２，３２ａ，３２ｂ……を選
択的に形成した後、例えばプラズマCVD法によ
り、SiO2膜（第１の膜）３３1を全面に約0.6μm
形成し、これをNH4Ｆ液で全面エツチングする
ことにより、凹凸部の段差部を除いた領域に
SiO2膜３３1を選択的に残置させ、その後CVD法
により全面にSiO2膜（第２の膜）３３2約0.8μm
堆積した後、その上にLP−CVD法によるSi3N4
膜３４を約0.1μm程度形成させる(a)。その後、フ
オトレジスト膜３５をスピンコートさせて全面を
平坦化させる(b)。その後、フオトレジスト膜３５
をCF4ガスを用いたRIEで、凸部上のSi3N4膜３
４が露出するまでエツチングする(c)。その後、残
置したフオトレジスト膜３５をマスクに露出した
Si3N4膜３４をCDEを用いてエツチングし、O2ア
ツシヤーを用いてフオトレジスト膜３５を除去し
て、残されたSi3N4膜３４をマスクにSiO2膜３３
をエツチングして、Si基板凸部の表面を露出させ
る(d)。その後Si3N4膜３４を除去する(e)。
この実施例によつても、先の実施例と同様の効
果が得られる。
果が得られる。
第４図ａ，ｂは更に別の実施例を説明するため
の図である。まず、Si基板４１に選択的に0.5μm
の深さの凹部４２，４２ａ，４２ｂ，……を形成
した後、凹部４２の深さより十分厚い、例えば
1μm程度のSiO2膜４３を堆積する(a)。そしてこ
れをNH4Ｆ等の緩衝弗酸液で全面エツチングし
て基板表面の凹凸形状寸法をそのまま反映させた
状態を得る(b)。この後第２図の実施例と同様の工
程を経て、Si3N4膜４４のマスクを形成しSiO2膜
４３の選択エツチングを行つて基板表面を露出さ
せる(c)。
の図である。まず、Si基板４１に選択的に0.5μm
の深さの凹部４２，４２ａ，４２ｂ，……を形成
した後、凹部４２の深さより十分厚い、例えば
1μm程度のSiO2膜４３を堆積する(a)。そしてこ
れをNH4Ｆ等の緩衝弗酸液で全面エツチングし
て基板表面の凹凸形状寸法をそのまま反映させた
状態を得る(b)。この後第２図の実施例と同様の工
程を経て、Si3N4膜４４のマスクを形成しSiO2膜
４３の選択エツチングを行つて基板表面を露出さ
せる(c)。
この実施例によれば、第４図ｃから明らかなよ
うに、埋込むSiO2膜４３の表面を素子形成領域
の基板表面より高い状態とすることができる。こ
の状態とすれば、素子領域周辺での電界集中を防
止して、例えば微細MOSデバイスを作つたとき
のサブスレツシヨルド電流が異常になる現象を防
止することができる。
うに、埋込むSiO2膜４３の表面を素子形成領域
の基板表面より高い状態とすることができる。こ
の状態とすれば、素子領域周辺での電界集中を防
止して、例えば微細MOSデバイスを作つたとき
のサブスレツシヨルド電流が異常になる現象を防
止することができる。
同様の効果を得るために、例えば第２図の実施
例において、第２図ｅの状態から基板２１をエツ
チングして第５図の状態とすることも有効であ
る。
例において、第２図ｅの状態から基板２１をエツ
チングして第５図の状態とすることも有効であ
る。
また第６図に示すように、Si基板５１に凹部５
２，５２ａ，５２ｂ，……を形成する時に、例え
ばKOH液を用いてエツチングする事により、凹
部５２の側面を垂直でなく斜めに形成してもよ
い。その後の工程は例えば第２図と同一として、
凹部にSiO2膜５３を埋込むことができる。
２，５２ａ，５２ｂ，……を形成する時に、例え
ばKOH液を用いてエツチングする事により、凹
部５２の側面を垂直でなく斜めに形成してもよ
い。その後の工程は例えば第２図と同一として、
凹部にSiO2膜５３を埋込むことができる。
この方法によれば、SiO2膜５３を形成した時、
Si基板５１の凹部の寸法が微細な場合に発生する
SiO2の密度のうすい所（凹部中央に発生する）
が形成出来なくなる。つまり後の工程でSiO2膜
５３の中央部がエツチング速度が速いために凹部
になる事を防止することができる。この方法を用
いれば信頼性の高い微細な素子分離領域が形成出
来る。
Si基板５１の凹部の寸法が微細な場合に発生する
SiO2の密度のうすい所（凹部中央に発生する）
が形成出来なくなる。つまり後の工程でSiO2膜
５３の中央部がエツチング速度が速いために凹部
になる事を防止することができる。この方法を用
いれば信頼性の高い微細な素子分離領域が形成出
来る。
この発明は、更に種々の変形実施が可能であ
る。例えば上記各実施例において、フイールド絶
縁膜としてSiO2を用いたが、他の絶縁膜SiN，
Al2O3、BSG，PSG，AsSG，BPSG等の一層あ
るいはこれらの積層膜を用いてもよい。
る。例えば上記各実施例において、フイールド絶
縁膜としてSiO2を用いたが、他の絶縁膜SiN，
Al2O3、BSG，PSG，AsSG，BPSG等の一層あ
るいはこれらの積層膜を用いてもよい。
また、マスク材料膜としては、Si3N4を用いた
が、これもフイールド絶縁膜のエツチングに対す
るマスクになればよく、Poly−Si，Al，Ｗ等の
一層あるいは積層膜を用いることができる。また
マスク材は除去しないで残置させても良い。この
場合はマスク材として、絶縁性を有し、かつ
SiO2埋め込み後の工程でエツチングされにくい
膜が良い。例えば、Si3N4，Poly−Si，Al2O3等
である。マスク材をそのまま残置させれば、凹部
を埋め込むSiO2を形成する時に発生するSiO2の
密度のうすい所を後のエツチングより保護する事
が出来、最終の工程までSiO2の平坦な埋め込み
形状を保つ事が出来る。また平坦化膜としてフオ
トレジストを用いたが、これも適度の粘度を有す
る膜、例えば、ポリイミド膜、その他スピン法で
塗布する各種膜（SiO2等）、更に高温処理を行な
う事により、溶融して平坦化できる膜、例えば、
不純物を含んだSiO2膜（PSG，BSG，BRSG等）
を用いても良い。さらにこの発明の埋込み工程を
２回以上くり返えしても良い。これにより、凹凸
の段差の大きい所も完全に均一に埋め込む事が可
能となる。
が、これもフイールド絶縁膜のエツチングに対す
るマスクになればよく、Poly−Si，Al，Ｗ等の
一層あるいは積層膜を用いることができる。また
マスク材は除去しないで残置させても良い。この
場合はマスク材として、絶縁性を有し、かつ
SiO2埋め込み後の工程でエツチングされにくい
膜が良い。例えば、Si3N4，Poly−Si，Al2O3等
である。マスク材をそのまま残置させれば、凹部
を埋め込むSiO2を形成する時に発生するSiO2の
密度のうすい所を後のエツチングより保護する事
が出来、最終の工程までSiO2の平坦な埋め込み
形状を保つ事が出来る。また平坦化膜としてフオ
トレジストを用いたが、これも適度の粘度を有す
る膜、例えば、ポリイミド膜、その他スピン法で
塗布する各種膜（SiO2等）、更に高温処理を行な
う事により、溶融して平坦化できる膜、例えば、
不純物を含んだSiO2膜（PSG，BSG，BRSG等）
を用いても良い。さらにこの発明の埋込み工程を
２回以上くり返えしても良い。これにより、凹凸
の段差の大きい所も完全に均一に埋め込む事が可
能となる。
第１図ａ，ｂは従来の素子分離法の一例を説明
するための図、第２図ａ〜ｅは本発明の一実施例
の素子分離工程を説明するための図、第３図ａ〜
ｅは別の実施例の素子分離工程を説明するための
図、第４図ａ〜ｃ、第５図および第６図は更に別
の実施例の素子分離工程を説明するための図であ
る。 ２１，３１，４１，５１……Si基板、２２，３
２，４２，５２……凹部、２３，３３，４３，５
３……SiO2膜（絶縁膜）、２４，３４，４４……
Si3N4膜（マスク材料膜）、２５，３５……フオ
トレジスト膜（平坦化膜）。
するための図、第２図ａ〜ｅは本発明の一実施例
の素子分離工程を説明するための図、第３図ａ〜
ｅは別の実施例の素子分離工程を説明するための
図、第４図ａ〜ｃ、第５図および第６図は更に別
の実施例の素子分離工程を説明するための図であ
る。 ２１，３１，４１，５１……Si基板、２２，３
２，４２，５２……凹部、２３，３３，４３，５
３……SiO2膜（絶縁膜）、２４，３４，４４……
Si3N4膜（マスク材料膜）、２５，３５……フオ
トレジスト膜（平坦化膜）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に選択的に凹部を形成する
工程と、この基板上全面に絶縁膜を形成しこの絶
縁膜上全面に絶縁膜エツチングに対して耐性を有
するマスク材料膜を形成する工程と、マスク材料
膜でおおわれた基板表面の凹凸を平坦化する平坦
化膜を形成する工程と、基板表面の凸部上の前記
マスク材料膜を残す条件で、前記平坦化膜を全面
エツチングして前記マスク材料膜のうち基板表面
の凸部上の領域を露出させる工程と、残された平
坦化膜をマスクとする条件で、前記マスク材料膜
の露出した部分をエツチング除去する工程と、残
されたマスク材料膜をマスクとして前記絶縁膜を
エツチングしこの絶縁膜を基板の凹部に選択的に
残置させる工程と、基板の凸部領域に所望の素子
を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 ２ 前記絶縁膜は単層であり、前記平坦化膜は幅
の広い凹部周辺に溝を残して選択的に埋込まれる
第１の膜と、この第１の膜で埋められない狭い凹
部および第１の膜周辺の溝を埋込んで表面を平坦
にする第２の膜とからなる特許請求の範囲第１項
記載の半導体装置の製造方法。 ３ 前記絶縁膜は幅の広い凹部に周辺に溝を残し
て選択的に埋込まれる第１の膜と、この第１の膜
が埋込まれた基板全面に堆積された第２の膜とか
らなり、前記平坦化膜は単層である特許請求の範
囲第１項記載の半導体装置の製造方法。 ４ 前記絶縁膜は凹部の段差と同程度かそれ以上
の膜厚を有する特許請求の範囲第１項記載の半導
体装置の製造方法。 ５ 前記絶縁膜は凹部の段差と同程度の膜厚を有
し、この絶縁膜を凹部に選択的に残置させた後こ
れをマスクにして露出した基板表面を一部エツチ
ングする工程を有する特許請求の範囲第１項記載
の半導体装置の製造方法。 ６ 前記絶縁膜はCVD法によるSiO2膜、前記マ
スク材料膜はSi3N4膜であり、Si3N4膜のエツチ
ングはCF4ガスとO2ガスを用いたドライエツチン
グ法により行い、SiO2膜のエツチングは緩衝弗
酸液を用いた湿式エツチング法により行う特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784382A JPS5976442A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18784382A JPS5976442A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976442A JPS5976442A (ja) | 1984-05-01 |
| JPH0478013B2 true JPH0478013B2 (ja) | 1992-12-10 |
Family
ID=16213194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18784382A Granted JPS5976442A (ja) | 1982-10-26 | 1982-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976442A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114823A (ja) * | 1982-12-21 | 1984-07-03 | Agency Of Ind Science & Technol | 半導体装置の平坦化方法 |
| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| DE69004932T2 (de) * | 1989-10-25 | 1994-05-19 | Ibm | Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen. |
| US5077234A (en) * | 1990-06-29 | 1991-12-31 | Digital Equipment Corporation | Planarization process utilizing three resist layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1982
- 1982-10-26 JP JP18784382A patent/JPS5976442A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5976442A (ja) | 1984-05-01 |
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