JPS59114823A - 半導体装置の平坦化方法 - Google Patents
半導体装置の平坦化方法Info
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- JPS59114823A JPS59114823A JP22305782A JP22305782A JPS59114823A JP S59114823 A JPS59114823 A JP S59114823A JP 22305782 A JP22305782 A JP 22305782A JP 22305782 A JP22305782 A JP 22305782A JP S59114823 A JPS59114823 A JP S59114823A
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は集積回路素子を作製した半導体の表面を平坦化
する方法に関するものである。
する方法に関するものである。
〈従来技術〉
集積回路を作り込んだ半導体基板ゆ、回路作成時の酸化
膜や回路要素間を電気的に接続する配線及び電極等の導
電体のために表面には凹凸が生じている。このような表
面の凹凸は配線を多層に重ねた構造の半導体装置や、高
密度及び高機能化を進めるために開発が試みられている
積層集積回路素子を作製する場合においては好ましいも
のではなく、通常凹凸を均すために平坦化の処理が行わ
れている。
膜や回路要素間を電気的に接続する配線及び電極等の導
電体のために表面には凹凸が生じている。このような表
面の凹凸は配線を多層に重ねた構造の半導体装置や、高
密度及び高機能化を進めるために開発が試みられている
積層集積回路素子を作製する場合においては好ましいも
のではなく、通常凹凸を均すために平坦化の処理が行わ
れている。
第１図（ａ）〜（ｄ）に示した工程は従来から実施され
ている半導体基板表面を平坦化するための方法である。
ている半導体基板表面を平坦化するための方法である。
即ち、第１図（ａ）に示すように回路を作り込んだ半導
体基板１は、回路要素間をＡｌｌやポリシリコン等の導
電体２で電気的に接続し、電気的接続した半導体基板全
面に絶縁膜３を被着して表面保護及び電気的絶縁を図っ
ている。第１図（ａ）の状態で絶縁膜３の表面は、導電
体３等のために半導体基板１０表面に生じている凹凸に
ほぼ対応した凹凸が出現している。
体基板１は、回路要素間をＡｌｌやポリシリコン等の導
電体２で電気的に接続し、電気的接続した半導体基板全
面に絶縁膜３を被着して表面保護及び電気的絶縁を図っ
ている。第１図（ａ）の状態で絶縁膜３の表面は、導電
体３等のために半導体基板１０表面に生じている凹凸に
ほぼ対応した凹凸が出現している。
処で積層集積回路素子を作製する場合、上述のように作
製した下部半導体基板に上部半導体を作製するだめの多
結晶シリコン或いは非晶質シリコン膜を作成し、該シリ
コン膜をエネルギビーム１ニール等によって単結晶化し
て回路素子を作り込むだめの基板としている。しかし上
記第１図（ａ）に示したように半導体基板表面の凹凸に
対応する凹凸が出現している絶縁膜３上に、上部半導体
層を堆積することは以後の素子製造作業を非常に困難に
し、まだ装置の信頼性も損われる慣れがある。
製した下部半導体基板に上部半導体を作製するだめの多
結晶シリコン或いは非晶質シリコン膜を作成し、該シリ
コン膜をエネルギビーム１ニール等によって単結晶化し
て回路素子を作り込むだめの基板としている。しかし上
記第１図（ａ）に示したように半導体基板表面の凹凸に
対応する凹凸が出現している絶縁膜３上に、上部半導体
層を堆積することは以後の素子製造作業を非常に困難に
し、まだ装置の信頼性も損われる慣れがある。
従来から行われている平坦化の方法は、第１図（ｂ）に
示すように、凹凸が出現した絶縁膜３上にフォトレジス
ト４を塗布し、次に該フォトレジスト４を、絶縁膜３と
フォトレジスト４の両者を等速でエツチングする条件を
設定して第１図（ｃ）のように全面エツチングしている
。上記フォトレジスト４を塗布した過程で、フォトレジ
スト４の表面は絶縁膜３の表面に比べて表面の凹凸は均
らされたものになっており、従って次に全面を等速エツ
チングすることによって絶縁膜３側にフォトレジスト４
の表面が転写され、第１図（ｄ）に示すように比較的平
坦化した絶縁膜をもつ半導体を得本上記従来の平坦化方
法による場合、絶縁膜上に塗布したフォトレジストは、
微細パターンが全面に分布している状態では微細な凹部
はほとんど出現せず、平坦化される。しかしパターンが
途切れたり粗大パターンの部分ではフォトレジスト表面
にも下地の形状が出現して平坦化されない。
示すように、凹凸が出現した絶縁膜３上にフォトレジス
ト４を塗布し、次に該フォトレジスト４を、絶縁膜３と
フォトレジスト４の両者を等速でエツチングする条件を
設定して第１図（ｃ）のように全面エツチングしている
。上記フォトレジスト４を塗布した過程で、フォトレジ
スト４の表面は絶縁膜３の表面に比べて表面の凹凸は均
らされたものになっており、従って次に全面を等速エツ
チングすることによって絶縁膜３側にフォトレジスト４
の表面が転写され、第１図（ｄ）に示すように比較的平
坦化した絶縁膜をもつ半導体を得本上記従来の平坦化方
法による場合、絶縁膜上に塗布したフォトレジストは、
微細パターンが全面に分布している状態では微細な凹部
はほとんど出現せず、平坦化される。しかしパターンが
途切れたり粗大パターンの部分ではフォトレジスト表面
にも下地の形状が出現して平坦化されない。
第２図は上記現象を確認した表面凹凸の緩和度測定結果
である。測定サンプラしは第３図に示すように半導体基
板上に膜厚３１幅Ｗの導電体を間隔Ｗだけ隔てて形成し
、このような半導体基板上にフォトレジストを塗布して
作成したものである。
である。測定サンプラしは第３図に示すように半導体基
板上に膜厚３１幅Ｗの導電体を間隔Ｗだけ隔てて形成し
、このような半導体基板上にフォトレジストを塗布して
作成したものである。
乾燥処理後のフォトレジスト表面に生じた凹凸差をｂと
したとき、第２図はＷの各値に対するｂ／ａの値を示す
。図から明らかなように、フォトレジストの凹凸緩和度
はパターンサイズに依存し、パターンサイズが大きくな
ると平坦度の緩和は全くなくな９、全面エツチング後の
絶縁膜表面には依然として凹凸が残留する。
したとき、第２図はＷの各値に対するｂ／ａの値を示す
。図から明らかなように、フォトレジストの凹凸緩和度
はパターンサイズに依存し、パターンサイズが大きくな
ると平坦度の緩和は全くなくな９、全面エツチング後の
絶縁膜表面には依然として凹凸が残留する。
また上記従来の方法では、凹凸表面を平担化するには十
分厚いフォトレジストを用いる必要があり、レジストの
膜厚分布及び平坦化後の凸部上の膜厚に差が生じる等の
問題があった。
分厚いフォトレジストを用いる必要があり、レジストの
膜厚分布及び平坦化後の凸部上の膜厚に差が生じる等の
問題があった。
〈発明の目的〉
本発明は上記従来の半導体装置における表面の平坦化方
法の問題点に鑑みてなされたもので、半導体表面の凹凸
原因が微細に分布している状態から粗に分布している状
態或いは粗大パターンに到るまでパターン形状に拘わら
ず平坦化することができる方法を提供することである。
法の問題点に鑑みてなされたもので、半導体表面の凹凸
原因が微細に分布している状態から粗に分布している状
態或いは粗大パターンに到るまでパターン形状に拘わら
ず平坦化することができる方法を提供することである。
実施例
第４図（ａ）〜（ｅ）は本発明による一実施例の工程を
説明するだめの断面図である。第１図（ａ）に示すよう
に半導体基板１に回路要素を作シ込むと共に、各回路要
素間を導電体２によって電気的接続し、表面を絶縁膜３
で被う。この状態で絶縁膜３の表面には、下地となって
いる半導体基板１が導電体２等によって凹凸を生じてい
るため、それに対応した凹凸が生じている。次に絶縁膜
３を被着した半導体基板表面に第４図（ａ）のように薄
くフォトレジスト膜５を塗布する。該フォトレジスト膜
５について、絶縁膜３の表面に生じた粗大及び比較的面
積の大きい凹部に塗布されているフォトレジスト膜５ａ
ヲ残し、他のフォトレジスト膜をエツチング除去する（
第４図（ｂ））。即ち従来の第１図（ｃ）に示した全面
等速エツチングを実施した際、表面の凹凸が残留し易い
凹部について、フォトレジスト膜５ａをダミーフォトレ
ジストとして残し、他はエツチング除去する。微細パタ
ーン部分は後述する一回のフォトレジスト塗布でほぼ平
坦化することができるため特にダミーを必要としない。
説明するだめの断面図である。第１図（ａ）に示すよう
に半導体基板１に回路要素を作シ込むと共に、各回路要
素間を導電体２によって電気的接続し、表面を絶縁膜３
で被う。この状態で絶縁膜３の表面には、下地となって
いる半導体基板１が導電体２等によって凹凸を生じてい
るため、それに対応した凹凸が生じている。次に絶縁膜
３を被着した半導体基板表面に第４図（ａ）のように薄
くフォトレジスト膜５を塗布する。該フォトレジスト膜
５について、絶縁膜３の表面に生じた粗大及び比較的面
積の大きい凹部に塗布されているフォトレジスト膜５ａ
ヲ残し、他のフォトレジスト膜をエツチング除去する（
第４図（ｂ））。即ち従来の第１図（ｃ）に示した全面
等速エツチングを実施した際、表面の凹凸が残留し易い
凹部について、フォトレジスト膜５ａをダミーフォトレ
ジストとして残し、他はエツチング除去する。微細パタ
ーン部分は後述する一回のフォトレジスト塗布でほぼ平
坦化することができるため特にダミーを必要としない。
ダミーフォトレジスト膜５ａの膜厚ば、絶縁膜３に生じ
ている凹凸を解消してほぼｈじ高さになるように薄く形
成することが望ましい。ダミーフォトレジスト膜５ａを
形成した後、第４図（ｃ）に示すように基板表面全面に
更にフォトレシヌト６を塗布する。該上部フォトレジス
ト膜６は上記ダミーフォトレジスト膜５ａと同じレジス
トを利用することができ、まだ汎用のレジメトが利用で
きる。上記フォトレジスト膜６の表面は、下地が既にダ
ミーフォトレジスト膜５ａによって平坦になっているだ
め、全域にわたってほぼ平坦な而になる。次にフォトレ
ジスト膜６を、レジスト膜５ａと絶縁膜３を等速エツチ
ングする条件で第４図（ｄ）の如く全面エンチングする
。フォトレジスト膜６の表面は既にほぼ平坦化されてい
るため、エツチングが進む過程で凸部の絶縁膜もまたフ
ォトレジストと同様に削シ取られ、処理後のエツチング
面は第４図（ｅ）に示すように、半導体表面の凹凸に拘
わらず、フォトレジスト膜６の表面が転写され、平坦に
なる。
ている凹凸を解消してほぼｈじ高さになるように薄く形
成することが望ましい。ダミーフォトレジスト膜５ａを
形成した後、第４図（ｃ）に示すように基板表面全面に
更にフォトレシヌト６を塗布する。該上部フォトレジス
ト膜６は上記ダミーフォトレジスト膜５ａと同じレジス
トを利用することができ、まだ汎用のレジメトが利用で
きる。上記フォトレジスト膜６の表面は、下地が既にダ
ミーフォトレジスト膜５ａによって平坦になっているだ
め、全域にわたってほぼ平坦な而になる。次にフォトレ
ジスト膜６を、レジスト膜５ａと絶縁膜３を等速エツチ
ングする条件で第４図（ｄ）の如く全面エンチングする
。フォトレジスト膜６の表面は既にほぼ平坦化されてい
るため、エツチングが進む過程で凸部の絶縁膜もまたフ
ォトレジストと同様に削シ取られ、処理後のエツチング
面は第４図（ｅ）に示すように、半導体表面の凹凸に拘
わらず、フォトレジスト膜６の表面が転写され、平坦に
なる。
特に導電体上を被う絶縁膜は、導電体上でほぼ全域に亘
って等しい膜厚になり、例えば多層配線のだめの上部導
電体を堆積しても局部的な絶縁膜厚の変化を防ぎ、リー
クや絶縁破壊の発生を防止する。
って等しい膜厚になり、例えば多層配線のだめの上部導
電体を堆積しても局部的な絶縁膜厚の変化を防ぎ、リー
クや絶縁破壊の発生を防止する。
平坦な表面をもつ絶縁膜上に導電体パターンを形成して
多層配線構造の半導体装置とし、或いは非晶質シリコン
或いは多結晶シリコン膜を堆積し、レーザーアニール等
によって単結化して積層集積回路素子用の半導体基板と
する。
多層配線構造の半導体装置とし、或いは非晶質シリコン
或いは多結晶シリコン膜を堆積し、レーザーアニール等
によって単結化して積層集積回路素子用の半導体基板と
する。
〈効 果〉
以上本発明によれば、半導体基板全面にわたって高度に
平坦化することができ、まだ導電体等の凸部上における
絶縁膜の膜厚がパターンサイズに拘わらず均一になり、
多層配線の層間絶縁膜等として局部的な絶縁破壊を招く
こともない。まだ厚膜レジストを使用する必要がなく、
汎用のレジストを使用することができ工程を複雑にする
惧れもなく、実用的な平坦化方法である。
平坦化することができ、まだ導電体等の凸部上における
絶縁膜の膜厚がパターンサイズに拘わらず均一になり、
多層配線の層間絶縁膜等として局部的な絶縁破壊を招く
こともない。まだ厚膜レジストを使用する必要がなく、
汎用のレジストを使用することができ工程を複雑にする
惧れもなく、実用的な平坦化方法である。
第１図（ａ）〜（ｄ）は従来の平坦化方法を説明するだ
めの断面図、第２図は表面凹凸の緩和度を示す図、第３
図は第２図を説明するだめの寸法関係を示す図、第４図
（ａ）〜（ｅ）は本発明による一実施例の工程を説明す
るだめの断面図である。 に半導体基板 ２：導電体 ３：絶縁膜５ａ：ダミ
ーフォトレジスト膜 ６：フォトレジスト膜 ／／′／ 第１図 （ＬＩＮＥニー５ＰＡＣＥ ’） 第３図
めの断面図、第２図は表面凹凸の緩和度を示す図、第３
図は第２図を説明するだめの寸法関係を示す図、第４図
（ａ）〜（ｅ）は本発明による一実施例の工程を説明す
るだめの断面図である。 に半導体基板 ２：導電体 ３：絶縁膜５ａ：ダミ
ーフォトレジスト膜 ６：フォトレジスト膜 ／／′／ 第１図 （ＬＩＮＥニー５ＰＡＣＥ ’） 第３図
Claims (1)
- １、 導電体等によって表面に凹凸が生じている半導体
表面に、平坦化されるべき絶縁膜を形成する工程と、該
絶縁膜上に薄くレジストを塗布する工程と、該レジスト
をパターニングして上記絶縁膜表面に出現した少なくと
も粗大凹部をダミーレジストで埋める工程と、ダミーレ
ジストで埋められた半導体表面全面に上部レジストを塗
布する工程と、該レジストを表面から上記絶縁膜に達す
る等速エツチングを行なう工程とからなシ、はぼ平坦な
表面をもつ絶縁膜を形成することを特徴とする半導体装
置の平坦化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22305782A JPS59114823A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の平坦化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22305782A JPS59114823A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の平坦化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114823A true JPS59114823A (ja) | 1984-07-03 |
Family
ID=16792154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22305782A Pending JPS59114823A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の平坦化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135891A (en) * | 1988-01-19 | 1992-08-04 | Mitsubishi Denki Kabushiki Kaisha | Method for forming film of uniform thickness on semiconductor substrate having concave portion |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893327A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 微細加工法 |
| JPS5976442A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-12-21 JP JP22305782A patent/JPS59114823A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893327A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 微細加工法 |
| JPS5976442A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5135891A (en) * | 1988-01-19 | 1992-08-04 | Mitsubishi Denki Kabushiki Kaisha | Method for forming film of uniform thickness on semiconductor substrate having concave portion |
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