JPS61135134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61135134A JPS61135134A JP25643384A JP25643384A JPS61135134A JP S61135134 A JPS61135134 A JP S61135134A JP 25643384 A JP25643384 A JP 25643384A JP 25643384 A JP25643384 A JP 25643384A JP S61135134 A JPS61135134 A JP S61135134A
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- film
- insulating film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に素子間の分
離技術に関する。
離技術に関する。
最近，超高集積化笑現に有利な素子分離技術として、Ｓ
Ｌ基板に溝を掘り、８ｉ０２を埋め込む所謂ＢＯＸ法（
Ｂｕｒｉｅｄ−Ｏｘｉｄｅ Ｉａｏｌａｔｉｏｎ）が
注目を浴びている。
Ｌ基板に溝を掘り、８ｉ０２を埋め込む所謂ＢＯＸ法（
Ｂｕｒｉｅｄ−Ｏｘｉｄｅ Ｉａｏｌａｔｉｏｎ）が
注目を浴びている。
然しなから分離溝に絶縁膜を信頼性良く形成するには橿
々の問題点が６った。
々の問題点が６った。
第２図（ａ）〜（ｆ）の工程断面図に従い従来法の問題
点を説明する。
点を説明する。
先ず，Ｐ 塁Ｓｔ基板２０１上にマスク層２０２を設け
、これをマスクに用いてＳｔ基板をエツチングし素子分
離領域に深さ１μｍの溝２０３，２０３’を形成する（
第２図ａ 、 ｂ ）、次いで全面にＣＶＤ ５ｉＯｚ
膜２０４を例えば１μｍの厚さ堆積する。
、これをマスクに用いてＳｔ基板をエツチングし素子分
離領域に深さ１μｍの溝２０３，２０３’を形成する（
第２図ａ 、 ｂ ）、次いで全面にＣＶＤ ５ｉＯｚ
膜２０４を例えば１μｍの厚さ堆積する。
次に広いフィールド領域の溝２０３にはマスク合せを用
いて回転塗布した第１の７オトレジスト層２０５を形成
し、更に全面に第２のフォトレジスト１ｆｊ１２０６を
回転塗布する（第２図Ｃ）。
いて回転塗布した第１の７オトレジスト層２０５を形成
し、更に全面に第２のフォトレジスト１ｆｊ１２０６を
回転塗布する（第２図Ｃ）。
次１ｃ Ｃ２Ｆ６ ＋０２の混合ガスを用いた反応性イ
オンエツチング（ＲＩＥ）で全面を異方性エツチングす
る。
オンエツチング（ＲＩＥ）で全面を異方性エツチングす
る。
このｍｅ 、５ｉ０２２０４のエツチング速度Ｅ１と７
オトレジスト（２０５）（２０６）のエツチング速度Ｅ
２は等しくされる。その結果を示したのが第２図ｄでお
り、集２図Ｃにおけるフォトレジスト層２０６の表面形
状がそのままフィールド酸化膜に転写されているの５が
判る。又、ウェハ内のバラツキを補償する為、オーバー
エツチングを行なうとフィールド酸化膜は更に薄くなる
。この様に、フィールド酸（ＩＪＥには予定より薄い箇
所が生じ易い。
オトレジスト（２０５）（２０６）のエツチング速度Ｅ
２は等しくされる。その結果を示したのが第２図ｄでお
り、集２図Ｃにおけるフォトレジスト層２０６の表面形
状がそのままフィールド酸化膜に転写されているの５が
判る。又、ウェハ内のバラツキを補償する為、オーバー
エツチングを行なうとフィールド酸化膜は更に薄くなる
。この様に、フィールド酸（ＩＪＥには予定より薄い箇
所が生じ易い。
又、フィールド酸化膜形成後も、種々のエツチング工程
を経て漢減りが生じる。例えばダイナミックＲＡＭでは
２層のポリＳｉ層が用いられ、第３図に示すようにｍ
ｌ Ｗｔがメモリセルのキャパ／り電極３０１に、第２
層がメモリセルのゲート′戒極３０２、及び周辺回路の
■Ｓ ＦＥＴのゲート成極に用いられる。これを第２図
において説明すると、第２図ｄの工程後、全面にゲート
酸化膜２０７ｔ−形成し、Ｎ型の第１層ポリＳｉ層２０
８を形成する（第２図ｅ入この第１層ポリＳｉ／ｉは上
記ｄＲＡＭではキャパシタ電極に相当する。パターニン
グされた第１ ／＃ポリ露出基板表面〜ゲート酸化膜２
０７をウェムト・エツチングで除去してからざらに熱酸
化される。酸化速度はＳｔ基基板直面りＮ型ポリＳｉ表
面が早い。
を経て漢減りが生じる。例えばダイナミックＲＡＭでは
２層のポリＳｉ層が用いられ、第３図に示すようにｍ
ｌ Ｗｔがメモリセルのキャパ／り電極３０１に、第２
層がメモリセルのゲート′戒極３０２、及び周辺回路の
■Ｓ ＦＥＴのゲート成極に用いられる。これを第２図
において説明すると、第２図ｄの工程後、全面にゲート
酸化膜２０７ｔ−形成し、Ｎ型の第１層ポリＳｉ層２０
８を形成する（第２図ｅ入この第１層ポリＳｉ／ｉは上
記ｄＲＡＭではキャパシタ電極に相当する。パターニン
グされた第１ ／＃ポリ露出基板表面〜ゲート酸化膜２
０７をウェムト・エツチングで除去してからざらに熱酸
化される。酸化速度はＳｔ基基板直面りＮ型ポリＳｉ表
面が早い。
そして全面をウェットエツチングすることにより基板表
面のみ表面酸化膜を除去し、再度全面に第２ゲート酸化
膜２０９を形成する。しかる後、Ｎ型の第２層ポリＳ１
層２１０を形成する。第１層、第２層ポリＳｉ層間には
絶縁膜が比較的厚く形成され相互間の対向容量は小さく
されている。かかる第２層ポリ８１層形成前の酸化膜除
去工程はフィールド酸化膜の層成りを米たす。従って、
まず狭い溝部２０３′での素子間分離能力が劣化し、素
子領域２１１と２１２との間にリーク電流が生ずる。ま
た広い溝部２０３でもフィールド酸化ｍ ２０４が薄く
なるためゲート電極２１０の対基板容量が瑠太し素子の
動作速度が遅くなる等の不都合を生じる。更に、特にフ
ィールド峡化膜の薄くなった部分では（２１３）フィー
ルド反転電圧が更に低くなりこの部分で分離能力が著る
しく劣化するなどの問題があった。
面のみ表面酸化膜を除去し、再度全面に第２ゲート酸化
膜２０９を形成する。しかる後、Ｎ型の第２層ポリＳ１
層２１０を形成する。第１層、第２層ポリＳｉ層間には
絶縁膜が比較的厚く形成され相互間の対向容量は小さく
されている。かかる第２層ポリ８１層形成前の酸化膜除
去工程はフィールド酸化膜の層成りを米たす。従って、
まず狭い溝部２０３′での素子間分離能力が劣化し、素
子領域２１１と２１２との間にリーク電流が生ずる。ま
た広い溝部２０３でもフィールド酸化ｍ ２０４が薄く
なるためゲート電極２１０の対基板容量が瑠太し素子の
動作速度が遅くなる等の不都合を生じる。更に、特にフ
ィールド峡化膜の薄くなった部分では（２１３）フィー
ルド反転電圧が更に低くなりこの部分で分離能力が著る
しく劣化するなどの問題があった。
本発明は上記事情に鑑みて為されたもので、優昨た素子
間分離を行なう半導体装置の製造方法を提供するもので
ある。
間分離を行なう半導体装置の製造方法を提供するもので
ある。
本発明は、最初に堆積絶縁膜と平担化に用いた塗布膜と
のエツチング速度Ｅ１及びＥ２を略等しい条件で素子間
領域上に塗布膜を残す如く全面エツチングした後、Ｅｌ
β２が大きい条件で素子領域上の絶縁膜をエツチングす
る様にした事を骨子とする。
のエツチング速度Ｅ１及びＥ２を略等しい条件で素子間
領域上に塗布膜を残す如く全面エツチングした後、Ｅｌ
β２が大きい条件で素子領域上の絶縁膜をエツチングす
る様にした事を骨子とする。
本発明によれば、Ｅｌ＝Ｅ２のエッチバックを途中で一
担止め、その際平担化塗布膜の状面の凹み箇所も含めて
分離領域上に塗布膜を残存させる様にし、次いでこの残
存塗布膜で下地の絶縁膜を保護しながら素子領域上の絶
縁膜をＥ ｔ／Ｅ ２を増大した条件でエツチングして
いるので、レジスト表面形状が反映される事もなく素子
間の溝に充分な厚さの絶縁膜を埋め込む事ができる。従
ってその後の工程でのフィールド絶縁膜の層成りによる
素子間分離絶縁膜の機能劣下を防止でき高い信頼性が得
られる。
担止め、その際平担化塗布膜の状面の凹み箇所も含めて
分離領域上に塗布膜を残存させる様にし、次いでこの残
存塗布膜で下地の絶縁膜を保護しながら素子領域上の絶
縁膜をＥ ｔ／Ｅ ２を増大した条件でエツチングして
いるので、レジスト表面形状が反映される事もなく素子
間の溝に充分な厚さの絶縁膜を埋め込む事ができる。従
ってその後の工程でのフィールド絶縁膜の層成りによる
素子間分離絶縁膜の機能劣下を防止でき高い信頼性が得
られる。
以下本発明の実施例を工程断面１第１１１Ａ（ａ）〜（
２））を参照して説明する。
２））を参照して説明する。
先ず、Ｐ型Ｓｉ基板１０１上にＳ ｉ０２等のマスク層
１０２を設け、（第１図ａ）、これをマスクに用いてＳ
ｔ基板をＨＩＥでエツチングし素子分１ｆＩｉｉｊｔ域
に深す１μｍの溝１０３，１０３’を形成する。次いで
全面にＣＶＤ ５ｔｏｚ膜１０４を例えば１μｍの厚さ
堆積する（第１図ｂ）。次に広いフィールド領域の溝１
０３にはマスク合せを用いて回転塗布した第１のフォト
レジスト層１０５を形成し、更に全面に第２のフォトレ
ジストＩｆｉ１０６を回転塗布する（第１図Ｃ）。
１０２を設け、（第１図ａ）、これをマスクに用いてＳ
ｔ基板をＨＩＥでエツチングし素子分１ｆＩｉｉｊｔ域
に深す１μｍの溝１０３，１０３’を形成する。次いで
全面にＣＶＤ ５ｔｏｚ膜１０４を例えば１μｍの厚さ
堆積する（第１図ｂ）。次に広いフィールド領域の溝１
０３にはマスク合せを用いて回転塗布した第１のフォト
レジスト層１０５を形成し、更に全面に第２のフォトレ
ジストＩｆｉ１０６を回転塗布する（第１図Ｃ）。
次に、Ｃ２Ｆ、 ＋０２の混合ガスを用いてし：ＶＤＳ
ｔ０２膜１０４のエツチング速度Ｅ１と、フォトレジス
ト層１０５ 、１０６のエツチング速度Ｅ２が等しい条
件でエツチングする。このエツチングにより５ｉ０２膜
１０４の表層迄をエツチングするが、溝１０３，１０３
’上にはレジスト１０５’、１０６’が残置される（第
１回目）。次に、Ｃ２Ｆ６ ＋ＣＨＦ３ （７）混合カ
スを用いたＲＩＥＫＪすＥ１／Ｅｚ＝３の条件で全面エ
ツチングする。このエツチングは素子領域の基板表面が
露出する迄行なっても良いし、第１図ｅに示す如＜ Ｓ
ｉ表面に０．１〜０，２μｍの５ｉＯｚ膜１０４を残置
した状態で停止してもよい。この２回目の全面エツチン
グに際しては、第１回目のエツチングで残ったレジスト
層ｉｏｓ’ 。
ｔ０２膜１０４のエツチング速度Ｅ１と、フォトレジス
ト層１０５ 、１０６のエツチング速度Ｅ２が等しい条
件でエツチングする。このエツチングにより５ｉ０２膜
１０４の表層迄をエツチングするが、溝１０３，１０３
’上にはレジスト１０５’、１０６’が残置される（第
１回目）。次に、Ｃ２Ｆ６ ＋ＣＨＦ３ （７）混合カ
スを用いたＲＩＥＫＪすＥ１／Ｅｚ＝３の条件で全面エ
ツチングする。このエツチングは素子領域の基板表面が
露出する迄行なっても良いし、第１図ｅに示す如＜ Ｓ
ｉ表面に０．１〜０，２μｍの５ｉＯｚ膜１０４を残置
した状態で停止してもよい。この２回目の全面エツチン
グに際しては、第１回目のエツチングで残ったレジスト
層ｉｏｓ’ 。
１０６′のエツチング速度が５ＬＯｚにくらべて遅いた
め、この部分では５ｉ０２のエツチング量が実効的に少
くなる。その結果凹みのない、充分な厚さのフィールド
絶縁膜が形成される。この様に十分な厚さの５ｉＯｚ膜
をフィールド部に残すには、レジスト層１０５’、１０
６’の下にエツチングが浸入しない機具方性エツチング
を用いるのが艮い。欠いてフォトレジスト１０５’、１
０６’を除去した後、緩衝■■液を用いてＳ ｉＯｚ膜
１０４を除去しＳｉ表面を露出させる（第１図ｆ）。こ
の結果、凹みのない充分な厚さのフィールド絶縁膜が形
成される。
め、この部分では５ｉ０２のエツチング量が実効的に少
くなる。その結果凹みのない、充分な厚さのフィールド
絶縁膜が形成される。この様に十分な厚さの５ｉＯｚ膜
をフィールド部に残すには、レジスト層１０５’、１０
６’の下にエツチングが浸入しない機具方性エツチング
を用いるのが艮い。欠いてフォトレジスト１０５’、１
０６’を除去した後、緩衝■■液を用いてＳ ｉＯｚ膜
１０４を除去しＳｉ表面を露出させる（第１図ｆ）。こ
の結果、凹みのない充分な厚さのフィールド絶縁膜が形
成される。
この後、熱酸化によりゲート酸化膜１０７を形成し、Ｎ
型の第１層ポリＳｉ層１０８を形成し、レジスト（図示
せず）をマスクにバターニングする。そした状態で、再
度全体゛を熱酸化し、全面をウェットエツチングしてポ
リ８１層１０８表面の熱酸化膜は残し基板表面の熱酸化
膜を除去する。
型の第１層ポリＳｉ層１０８を形成し、レジスト（図示
せず）をマスクにバターニングする。そした状態で、再
度全体゛を熱酸化し、全面をウェットエツチングしてポ
リ８１層１０８表面の熱酸化膜は残し基板表面の熱酸化
膜を除去する。
次に、更に全体を熱酸化して第２ゲート酸化膜１０９を
形成し、第２層のＮ＋聾ポリＳｉ層１２０を形成する（
第１図ｇ）。
形成し、第２層のＮ＋聾ポリＳｉ層１２０を形成する（
第１図ｇ）。
本実施例では第１層ポリＳｉ層１０８は第３図における
キャパシタ電極３０１に、＠２層ポリＳｉ層１１０はメ
モリセルのゲート電極３０２及びｄＲＡＭ周辺回路の１
ＶＫ）ＳＦＥＴのゲートを極を示している。
キャパシタ電極３０１に、＠２層ポリＳｉ層１１０はメ
モリセルのゲート電極３０２及びｄＲＡＭ周辺回路の１
ＶＫ）ＳＦＥＴのゲートを極を示している。
この後、周知の如くトランジスタ部のソース。
ドレイン拡散を行ない、全面にＣＶＤ ＳｉＯ２膜を被
せ、必要なＡＩ配線を施こす。
せ、必要なＡＩ配線を施こす。
この様にして、素子分離特性の劣化や、配線容量の増大
が防止することが出来る。
が防止することが出来る。
上記実施例では第２ゲート酸化膜形成前に第１層ポリＳ
ｉ層１０８表面に熱酸化膜を予め形成するようにしたが
、これはＣＶＤ５ ｉ０２膜を被着し、第１層ポリＳｉ
Ｉ鱒１０８パターンの周りの部分をマスク合せで除去
する様にしても良い。この除去工程でやはり膜減りが生
ずる。
ｉ層１０８表面に熱酸化膜を予め形成するようにしたが
、これはＣＶＤ５ ｉ０２膜を被着し、第１層ポリＳｉ
Ｉ鱒１０８パターンの周りの部分をマスク合せで除去
する様にしても良い。この除去工程でやはり膜減りが生
ずる。
又、所望により、ゲート電極はＬＤＤ構成としてもよい
。この場合は、ゲート電極パターン形成後、ソース、ド
レインの低濃度イオン注入を行ない、全面にＣＶＤ５ｉ
Ｏｚ膜を被覆した後、ＲＩＥで全面エツチングしてゲー
ト側壁にこのＣＶＤ５ ｉＯ２膜を残置１この残置膜を
マスクにソース、ドレインの高濃度イイオン江入を行な
う。この側壁残しもやはり膜減りの要因となる。
。この場合は、ゲート電極パターン形成後、ソース、ド
レインの低濃度イオン注入を行ない、全面にＣＶＤ５ｉ
Ｏｚ膜を被覆した後、ＲＩＥで全面エツチングしてゲー
ト側壁にこのＣＶＤ５ ｉＯ２膜を残置１この残置膜を
マスクにソース、ドレインの高濃度イイオン江入を行な
う。この側壁残しもやはり膜減りの要因となる。
上記実施例では第１のエツチングでＥ１＝Ｅ２ とし
たが、略同等であればよい。しかしｓ ｈｌがＥｌに比
べて大きくなると流動性塗布膜厚のバラツキが増大され
て絶縁膜に転写される。又、ＥｌがＥｌに比べて小さく
なると、絶縁膜の肩が露出し、肩の形状がそのままフィ
ールド絶縁膜に転写され従来と同様の問題を引き起こす
。従って０．９≦Ｅ １／Ｅ２≦１，１が良い。
たが、略同等であればよい。しかしｓ ｈｌがＥｌに比
べて大きくなると流動性塗布膜厚のバラツキが増大され
て絶縁膜に転写される。又、ＥｌがＥｌに比べて小さく
なると、絶縁膜の肩が露出し、肩の形状がそのままフィ
ールド絶縁膜に転写され従来と同様の問題を引き起こす
。従って０．９≦Ｅ １／Ｅ２≦１，１が良い。
又、第２のエツチングではＥｖ／Ｅ２＝ ３としたが、
この第２のエツチングでのエツチング比はＥ Ｌ／Ｅ２
≧１，５が必要でおる。これより小さくなると菓子領域
上の絶縁膜をエツチングする際、フィールドをエツチン
グから保護するのが困難になる。
この第２のエツチングでのエツチング比はＥ Ｌ／Ｅ２
≧１，５が必要でおる。これより小さくなると菓子領域
上の絶縁膜をエツチングする際、フィールドをエツチン
グから保護するのが困難になる。
上記実施例では、２層ポＩＪＳｔの場合を例に取ったが
、あらゆるデバイスの素子分離技術に適用する事ができ
る。又、溝に直接ＣＶＤ５ｉ０２膜を堆積したが、薄く
熱酸化膜を形成してから堆積してもよい。更に、広い溝
に第１のフォトレジストを残したが、狭い溝で統一され
ているデバイスではこれを無くすこともできる。更に狭
い溝も広い溝も均等に平担化できる叛流動性の高い塗布
膜を用いる１なら、やはり第１のレジストを無くしても
よい。
、あらゆるデバイスの素子分離技術に適用する事ができ
る。又、溝に直接ＣＶＤ５ｉ０２膜を堆積したが、薄く
熱酸化膜を形成してから堆積してもよい。更に、広い溝
に第１のフォトレジストを残したが、狭い溝で統一され
ているデバイスではこれを無くすこともできる。更に狭
い溝も広い溝も均等に平担化できる叛流動性の高い塗布
膜を用いる１なら、やはり第１のレジストを無くしても
よい。
第１図は本発明の工程を示す断面図、鋪２図は従来例の
工程を示す断面図、第３図はｄＲＡＭのメモリセルを示
す平面図である。 図において、 １０４−・・ＣＶＤ５ｉＯｚ膜、 １０５．１０６−
・７ オド１／ シスト膜。 第１図 第１図
工程を示す断面図、第３図はｄＲＡＭのメモリセルを示
す平面図である。 図において、 １０４−・・ＣＶＤ５ｉＯｚ膜、 １０５．１０６−
・７ オド１／ シスト膜。 第１図 第１図
Claims (3)
- （１）半導体基板の素子分離領域に溝を形成する工程と
、全面に少なくとも１層の堆積被膜を含む絶縁物層より
なる第１の被膜を形成する工程と、全面に流動性被膜を
塗布して得られる第２の被膜を形成する工程と、前記第
１、第２の被膜のエッチング速度Ｅ＿１及びＥ＿２が略
等しい第１の条件で前記第２の被膜を素子分離領域上に
残す如く全面エッチングする工程と、Ｅ＿１／Ｅ＿２の
比を増大させた第２の条件で素子領域上の第１の被膜を
エッチングする工程とを備えた事を特徴とする半導体装
置の製造方法。 - （２）異方性エッチングにより第１、第２の条件のエッ
チングを行なった後、素子領域の基板表面に残存する第
１の被膜を等方エッチングにより除去するようにした事
を特徴とする前記特許請求の範囲第１項記載の半導体装
置の製造方法。 - （３）第１のエッチング条件は０．９≦Ｅ＿１／Ｅ＿２
≦１．１、第２のエッチング条件はＥ＿１／Ｅ＿２≧１
．５である事を特徴とする前記特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643384A JPS61135134A (ja) | 1984-12-06 | 1984-12-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643384A JPS61135134A (ja) | 1984-12-06 | 1984-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135134A true JPS61135134A (ja) | 1986-06-23 |
Family
ID=17292590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25643384A Pending JPS61135134A (ja) | 1984-12-06 | 1984-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135134A (ja) |
-
1984
- 1984-12-06 JP JP25643384A patent/JPS61135134A/ja active Pending
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