JPH03245553A - 素子分離領域の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体集積回路を構成する各素子を電気的に分
離する素子分離領域の形成方法に関し、特に半導体基板
に形成されｒ二素子分離用の溝を絶縁膜によって埋め戻
すいわゆるトレンチ素子分離領域の形成方法に関する。

〈従来の技術〉 たとえばＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ）を例にとると、これまてのところほぼ３年に
４倍の割合で集積度が向上してきており、それにつれて
回路の最小線幅は各世代毎にほぼ６０％から７０％に縮
小されてきた。その結果、現在量産されている１Ｍｂの
ＤＲＡＭおよび４ＭｂのＤＲＡＭでは、それぞれの最小
線幅は１．２μｍおよび０．８μｍとなっている。また
、現在はまだ量産されるまでに至っていない１６Ｍｂの
ＤＲＡＭにおいて使用される最小線幅は０．６〜０　、
５　μｍであり、今後開発される６４Ｍｂ０′）ＤＲＡ
Ｍでは０４〜０．３μｍになるであろう。

このような半導体素子の微細化につれて、素子同士を互
いに分離するための素子分離領域も徐々に狭くなってき
ている。最小分離幅は４ＭｂのＤＲＡＭで１．（１−０
，８μｍ、　１６　ＭｂのＤＲＡＭでは０．８〜０．６
μｍであり、１３４ＭｂのＤＲＡＭにおいては０．５〜
０．４μｍにまで縮小されるであろう。

０．６μｍ以上の幅を有する素子分離領域の形成は、選
択酸化法（ＬＯＣＯＳ法）あるいは改良型の選択酸化法
により可能であった。選択酸化法とは、シリコン基板を
覆うシリコン窒化膜をパターニング開口し、露出したシ
リコン基板表面を選択的に酸化して、絶縁膜であるシリ
コン酸化膜を形成するものである。

しかしながら、素子分離幅が０，５μｍ以下となると、
以下の理由により選択酸化法では対応できなくなる。つ
まり、選択酸化法では、極端に分離領域の酸化膜膜厚を
薄くしない限り、シリコン窒化膜で覆われている領域に
までシリコン基板の酸化が進行して、バーズビークと呼
ばれるシリコン酸化膜の横方向への伸びか生じるため、
マスクサイズ以上に分離領域が広がってしまい、狭い素
子分離領域を形成することが不可能なのである。

そこで、選択酸化法に代わる素子分離法としてトレンチ
分離法と呼ばれる方法が提案されている。

この方法は、リソグラフィーにより形成されたレジスト
パターンをエツチングマスクとして用いてシリコン基板
に凹型の溝（トレンチ）を掘り、このトレンチ内部にシ
リコン酸化膜等の絶縁物を埋め込むものである。

第４図は従来のトレンチ分離法の工程図である。

第４図に従って、従来のトレンチ分離法を説明する。

■　まず、シリコン基板４１の表面に薄い酸化膜４４を
形成した後、多結晶ンリコン膜４５を堆積し、素子分離
領域となる部分４２．４３を反応性イオンエツチング法
によりエツチングして、小幅のトレンチ４２と大幅のト
レンチ４３を形成する（第４図（ａ））。

■　次に、上記トレンチ４２．４３内を洗浄し、表面を
酸化して薄い酸化膜４６を、続いて薄いシリコン窒化膜
４７を形成した後、トレンチ内部を埋め込むためにトレ
ンチの深さにほぼ相当する厚さのシリコン酸化膜４８を
堆積形成する。この段階で、広い素子分離領域４３の周
辺には高い断差４９が形成される（第４図（ｂ））。

■　次に、広い素子分離領域４３にダミーレジスト５０
を形成する。これは、トランジスタ形成のための活性領
域に存するシリコン酸化膜４８を除去する際に、広い素
子分離領域４３に存するシリコン酸化膜４８が除去され
ないようにするためである。ダミーレジスト５０の形成
後、ポリイミド樹脂５１を塗布してダミーレジスト５０
と断差４９の間を埋め込み、表面を平坦化する（第４図
（Ｃ））。

■　次に、活性領域上のポリイミド樹脂５０と酸化膜を
除去するために、ポリイミド樹脂やレジストの樹脂材料
と酸化膜との等速エツチング条件で、反応性エツチング
法により全面エツチングを行う。多結晶シリコン膜４５
が表面に出た時点でエツチングを停止する（第４図（ｄ
））。

■　多結晶シリコン膜４５をエツチング除去した後、洗
浄し、さらに酸化膜４４をフッ酸で除去し、次のトラン
ジスタ形成のための工程に進む（第４図（ｅ））。

このように、トレンチ分離法を用いればトレンチ領域の
みが分離領域となるため、リソグラフィーの限界まで分
離幅の縮小が可能であり、トレンチ分離法は高集積化の
進む半導体集積回路の素子分離法として適したものであ
る。

〈発明が解決しようとする課題〉 ところで、上記従来のトレンチ分離法では、上記工程■
において堆積しなければならない酸化膜４８の厚さは約
１μｍにもなり、しかもトレンチ内部に埋め込むために
、断差被覆性よく酸化膜を堆積することが可能な減圧Ｃ
ＶＤ（化学的気相成長）法を使う必要がある。しかしな
がら、この方法は膜堆積速度が遅く、スルーブツトが悪
いという欠点がある。

また、樹脂膜と酸化膜の等速エツチング条件の面内均一
性かｆコとえ±２％と良かったとしても、樹脂膜と酸化
膜を合わせて約２ミクロンをエツチングすれば、最もエ
ツチングの速いところでは、酸化膜８００人分のオーバ
ーエツチングを受けることになる。それ故、等速エツチ
ング条件での多結晶ンリコン膜４５のエツチング速度を
十分抑制できないと、活性領域までエツチングしてしま
い、損傷を与えることになる。たとえ多結晶シリコン膜
４５でうまくエツチングを止められたとしても、ウェハ
面内で素子分離領域と活性領域の間に８゜Ｏ人程度の急
峻な断差が発生することになる。

トレンチ内部の酸化膜面が活性領域のシリコン面より下
がると、ゲート電極が活性領域のコーナ部を覆うように
配線されるため、活性領域エツジで電界集中が起き、ト
ランジスタのサブスレッンユホルド領域でリーク電流が
発生するという問題もある。

さらに、第４図（ｅ）に示したように、アスペクト比の
大きいトレンチ４２では、フッ酸処理により、トレンチ
中央部にくさび状の微細な溝５２が発生する。通常、素
子分離領域形成後、ＭＯＳ）ランンスタのゲート絶縁膜
の形成、ゲート電極配線が行なわれるが、素子分離領域
に上述した微細な溝５２が存在すると、配線の断線、あ
るいは微細な溝内に配線材料が残って配線間が短絡する
という問題もある。

そこで、本発明の目的は、トレンチ分離法を用いた素子
分離領域の形成方法において、加工損傷に起因する電気
特性の劣化や分離部平塩性に起因するトランジスタ特性
の劣化や配線間の短絡といった上記従来のトレンチ分離
法に特有の問題を解消し、高集積化の進む半導体集積回
路に適した素子分離領域を比較的単純なプロセスで形成
できる方法を提供することである。

〈課題を解決するための手段〉 上記目的を達成するため、本発明の素子分離領域の形成
方法は、半導体基板上に半導体素子の分離領域となるト
レンチを形成し、次に、上ｇ己トレンチの側壁面および
底面に酸化膜とシリコン窒化膜を順次形成し、次に、上
記トレンチを含む半導体基板上に第１多結晶シリコン膜
を形成し、続いて異方性エツチングにより上記トレンチ
の両側壁にのみ上記第１多結晶シリコン膜を残した後、
この残った第１多結晶ソリコン膜を完全に酸化すること
によってトレンチの両側壁に酸化膜を形成し、さらに、
上記トレンチを含む半導体基板上に第２多結晶シリコン
膜を形成し、続いて異方性エツチングによりトレンチ両
側壁の上記酸化膜の間のみに上記第２多結晶シリコン膜
を残した後、この残った第２多結晶シリコン膜を酸化す
ることによって少なくとも表面に酸化膜を形成すること
を特徴としている。

〈作用〉 本発明の方法は、従来の如く厚い酸化膜を堆積してこの
酸化膜をエッチバックする工程を含んでいないので、オ
ーバーエツチングによる活性領域の損傷や活性領域と素
子分離領域間での断差の問題は生じない。また、第１多
結晶シリコン膜は最小トレンチ幅の約１／４に相当する
０、１μｍ程度の厚さ、第２多結晶シリコン膜はトレン
チ深さの半分程度の厚さでよく、このように薄い多結晶
シリコン膜に対して行なわれるエツチング工程において
は下地酸化膜や窒化膜に対して大きな選択比を有するエ
ツチング条件を用いることができるため、活性領域に損
傷を与えるおそれは非常に一少なく、かつ、活性領域と
トレンチの境界で大きな断差か生しないので、電気特性
の劣化やトランジスタのサブスレッンユホルド特性の劣
化が防止される。

また、このように、第１．第２多結晶ンリコン膜の堆積
膜厚は、上記従来のトレンチ分離法において堆積される
酸化膜の膜厚１μｍと比較して極めて薄いので、膜堆積
に要する時間が少なくなり、スルーブツトが改善される
。

また、トレンチ内の酸化膜の形成は堆積によるものでは
ないので、トレンチ中央部に微細な溝が発生せず、この
ような溝に起因する配線間の短絡が防止される。

また、選択酸化法を併用することにより、多結晶シリコ
ン膜の酸化工程において広い分離領域形成のための酸化
が同時に行える。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。

実施例１ 第１図は本発明の素子分離領域の形成方法の第１の実施
例を示す工程図である。以下、第１図に従って説明する
。以下の工程（ａ）　、　（ｂ）　、　（ｃ）　、　（
ｄ）　、　（ｅ）　。

（ｆ）　、　（ｇ）　、　（ｈ）はそれぞれ第１図の（
ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）（ｅ）　、
　（Ｄ　、　（ｇ）　、　（ｈ）に対応している。

（ａ）　　Ｐ型シリコン基板ｌを酸化して、薄い酸イヒ
膜２を基板表面に形成した後、シリコン窒化膜３を堆積
し、さらに、ＣＶＤ法により酸化膜４を堆積する。次に
、ｉ線ステッパ（ｇ光装置）により分離領域用トレンチ
のレジストパターン（図示せず）を形成し、これをマス
クにして上記積層膜２゜３．４を反応性イオンエツチン
グ法により除去する。レジストパターンを除去した後、
酸化膜４のパターンをマスクにしてシリコン基板１を反
応性イオンエツチング法で加工し、幅０．５〜１．０μ
ｍ、深さ０．６μｍのトレンチ５を形成する。本工程で
は、シリコン基板のエツチングは酸化膜４をマスクにし
て行うようにしているが、酸化膜４なしでレジストパタ
ーンをマスクにしてシリコン基板のエツチングを行って
もよい。

（ｂ）トレンチ５内を酸洗浄した後、酸化膜４をエツチ
ング除去し、トレンチ内を塩酸と酸素の混合ガスにより
酸化する。この酸化処理により形成された薄い酸化膜を
エツチング除去し、再度トレンチ内を酸化して再び薄い
酸化膜６を形成する。

さらにシリコン窒化膜７を減圧ＣＶＤ法により薄く堆積
する。このシリコン窒化膜７は後の酸化工程でのトレン
チ内壁の酸化を防止するためのものである。

（ｃ）　　次に、減圧ＣＶＤ法により、０．１μｍ厚の
多結晶シリコン膜を堆積し、異方性エツチングが可能で
、かつ、シリコン窒化膜に対して大きな選択比を有する
反応性イオンエツチング法で全面エツチングを行い、ト
レンチ５の側壁部にのみ多結晶シリコン膜８を残す。多
結晶シリコン膜の膜厚は、それが完全に酸化されたとき
の酸化膜膜厚がトレンチの最小幅のほぼ半分になるのが
最もよい。シリコンは酸化によりほぼ倍の膜厚の酸化膜
になるため、多結晶シリコン膜膜厚はトレンチ最小幅の
ほぼ１／４とする。

（ｄ）　　次に、多結晶シリコン膜８を１ｏｓｏ°Ｃで
ウェット酸化することによって、トレンチ内側壁部に酸
化膜９．９を形成する。このとき、小さい溝幅を有する
トレンチの場合には微細な、大きい溝幅を有するトレン
チの場合には比較的幅広の溝ｌＯが酸化膜９．９間に残
る。なお、シリコン基板１の表面はシリコン窒化膜３お
よび７により保護されているため、本工程において酸化
されることはない。

（ｅ）トレンチ５の中央部に残った上記溝ｌＯを埋め込
むため、再度多結晶シリコン膜を０．３μｍ堆積させ、
上記工程（ｅ）におけるのと同様に、全面エッチバック
し、溝ｌＯ内に多結晶シリコン１１を埋め込む。この工
程において、堆積される多結晶シリコン膜の膜厚は、最
も幅の広いトレンチにおける溝ｌＯの幅の半分に相当す
る厚さより厚いことが望ましい。

（ｆ）トレンチ５内の多結晶シリコン表面の酸化と、選
択酸化法による広い素子分離領域の形成とを同一工程に
て行うため、選択酸化する領域１２のシリコン窒化膜３
をエツチングする。

（ｇ）　　その後、ｌ０５０℃以上の酸化温度でウェッ
ト酸化し、溝１０内の多結晶シリコン１１の表面に酸化
膜１３を成長させると共に、酸化膜による広い分離領域
１４を形成する。

このように、本実施例によれば、選択酸化法による広い
分離領域の形成を、上記工程（Ｄ、（ｇ）の中に組み込
んで、多結晶シリコン膜の酸化と共に行なうことができ
るので、種々の幅の分離領域が効率よく形成できる。

（ｈ）　　最後にシリコン窒化膜３を除去し、さらに薄
い酸化膜２を除去して、素子分離領域が完成する。

以上の素子分離領域の形成工程が終了すると、公知の方
法に従って、ＭＯＳトランジスタ等の素子をシリコン基
板１の表面に形成する。

本実施例により、０．５μｍという極めて微細な幅を持
つ素子分離領域が得られた。そして、この極めて微細な
幅の素子分離領域によって電気的に分離されたチャネル
長０．５μｍのＮ型ＭＯＳトランジスタ（図示せず）が
形成できた。このトランジスタを測定した結果、従来の
選択酸化法で形成された広い分離領域によって分離され
たトランジスタに比へ、接合リーク電流の増加は見られ
なかった。また、０．５μｍという分離幅にもかかわら
ず、畜生ＭＯＳトランジスタによる素子間リーク電流を
従来レベル以下に抑えることができた。さらに、選択酸
化法では形成不可能なチャネル幅０５μｍのトランジス
タの動作特性も良好であった。

実施例２ 本発明の第２実施例の工程図を第２図に示す。

第２図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）　
、　（ｅ）　、　（ｆ　）　、　（ｇ）　、　（ｈ）に
示された本実施例の各工程は、以下の点を除いては第１
図の（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）　、
　（ｅ）　、　（ｆ　）　、　（ｇ）　、　（ｈ）の各
工程に対応しているため、詳細な説明は省略する。

つまり、本実施例は、選択酸化法として改良選択酸化法
の一つである多結晶シリコンバットロコス（ＬＯＧＯ５
）法を用いた点において上記第１実施例と異なっており
、この多結晶シリコンパッドＬＯＣＯ８法を用いること
と関連して、工程（ａ）において薄い酸化膜２と窒化膜
３との間にパッド用の多結晶シリコン膜２１が形成され
る。

本実施例においても、第１実施例と同様の効果が得られ
た。

実施例３ 第３図に第３実施例の工程を示す。以下に示す本実施例
のそれぞれの工程（ａ）　、　（ｂ）　、　（ｃ）　、
　（ｄ）　、　（ｅ）。

（ｆ）、（ｇ）、（ｈ）はそれぞれ第３図の（ａ）　、
　（ｂ）　、　（ｃ）　、　（ｃｌ）　。

（ｅ）　、　（ｆ　）　、　（ｇ）　、　（ｈ）に対応
している。本実施例においても、第２の実施例と同様に
、選択酸化法として改良選択酸化法の一つである多結晶
ソリコンバッドＬＯＣＯＳ法を用いる。しかし、本実施
例は、上記第１および第２実施例とは異なり、第２の多
結晶シリコンの酸化工程と選択酸化法により酸化される
広い分離領域の酸化工程を別々に行なうようにしている
。

（ａ）　　ます、Ｐ型ンリコノ基板ｌを酸化して、薄い
酸化膜２を形成した後、シリコン窒化膜３を堆積し、さ
らに、ＣＶＤ法により酸化膜４を堆積する。次に、ｉ線
ステッパにより素子分離領域用トレンチのレジストパタ
ーン（図示せず）を形成し、これをマスクにして上記積
層膜２，３．４を反応性イオンエツチング法により除去
する。レノストパターンを除去した後、酸化膜４のパタ
ーンをマスクにしてシリコン基板Ｉを反応性イオンエツ
チング法で加工し、輻０．５〜１．０μｍ、深さ０．６
μｍのトレンチ５を形成する。本工程では、シリコン基
板のエツチングは酸化膜４をマスクにして行うようにし
ているが、酸化膜４なしでレジストパターンをマスクに
してシリコン基板のエツチングを行ってもよい。

（ｂ）トレンチ５内を酸洗浄した後、上記第１、第２実
施例とは異なり、酸化膜４を残したままトレンチ内を塩
酸と酸素の混合ガスにより酸化して薄い酸化膜を形成す
る。この酸化処理により形成された薄い酸化膜をエツチ
ング除去した後、再度トレンチ内を酸化して薄い酸化膜
６を形成する。

さらにシリコン窒化膜７を減圧ＣＶＤ法により堆積する
。このシリコン窒化膜７は後の酸化工程でのトレンチ内
壁の酸化を防止するためのものである。

（ｃ）　　次に、減圧ＣＶＤ法により、０．１μｍ厚の
多結晶シリコン膜を堆積し、異方性エツチングか可能で
、かつ、シリコン窒化膜に対して大きな選択比を有する
反応性イオンエツチング法で全面エッチバックを行い、
トレンチ５の側壁部にのみ多結晶シリコン膜８を残す。

既に述へたように、多結晶シリコン膜の膜厚は、それが
完全に酸化されたときの酸化膜膜厚がトレンチの最小幅
のほぼ半分になるのが最もよい。シリコンは酸化により
ほぼ倍の膜厚の酸化膜になるため、多結晶シリコン膜膜
厚はトレンチ最小幅のほぼ１／４とする。

（ｄ）　　次に、多結晶シリコン膜８を１０５０℃でウ
ェット酸化し、トレンチ内側壁部に酸化膜９９を形成す
る。このとき、小さい溝幅を有するトレンチの場合には
微細な、大きい溝幅を有するトレンチの場合には比較的
幅広の溝ｌＯが残る。シリコン基板ｌの表面はシリコン
窒化膜３および７により保護されているため、本工程に
おいて酸化されることはない。

（ｅ）トレンチ５の中央部に残った上記溝ｌＯを埋め込
むため、再度多結晶シリコン膜を０．３μｍ堆積し、上
記工程（Ｃ）におけるのと同様に、全面エッチバックし
、溝ｌＯ内に多結晶シリコンｌｌを埋め込む。この工程
において、堆積される多結晶シリコン膜の膜厚は、最も
幅の広いトレンチにできる溝１０の幅の半分に相当する
厚さより厚いことが望ましい。

Ｃｒ）　　次に、トレンチ内の多結晶シリコン１１の表
面を１０５０℃でウェット酸化して酸化膜２５を形成し
た後、シリコン窒化膜７、酸化膜４、シリコン窒化膜３
および酸化膜２を順次ウェットエツチング除去する。そ
して、多結晶シリコンパッドＬＯＣＯＳ法により広い分
離領域を形成するため、パッド酸化膜２６、パッド用の
多結晶シリコン膜２７およびシリコン窒化膜２８を形成
し、選択酸化する領域２９のシリコン窒化膜２８を反応
性イオンエツチング法によりエツチング除去する。

（ｇ）　　その後、１０５０℃以上の酸化温度でウェッ
ト酸化し、酸化膜による広い分離領域１４を形成する。

このように、本実施例においては、上記第１、第２実施
例と異なり、トレンチ内の多結晶シリコン膜の酸化と、
広い分離領域を形成するための酸化とは別々に行なわれ
る。

なお、広い分離領域の中にトレンチ素子分離領域がある
場合には、多結晶シリコン膜２７が酸化されると共に、
トレンチ内の多結晶シリコン１１の酸化が進むことにな
る。

（ｈ）　　最後に、シリコン窒化膜２８および多結晶シ
リコン膜２７を除去し、さらに、薄い酸化膜２６を除去
して、素子分離領域が完成する。

以上の素子分離領域の形成工程が終了すると、通常の方
法に従って、ＭＯＳトランジスタ等の素子をシリコン基
板ｌの表面に形成する。

本実施例においても、上記第１の実施例と同様の効果が
得られた。

〈発明の効果〉 以上より明らかなように、本発明によれば、厚い酸化膜
を堆積してそれをエッチバックするという従来のトレン
チ素子分離法に固有の工程を含まないので、オーバーエ
ツチングによる活性領域の損傷や、活性領域とトレンチ
分離領域との境界における断差の問題が生じない。した
がって、活性領域における加工損傷に起因する電気特性
の劣化や平坦性不良に起因する素子特性の劣化を防止す
ることができる。

また、第１．第２多結晶シリコン膜の堆積膜厚は、上記
従来のトレンチ分離法において堆積される酸化膜の膜厚
１μｍと比較して極めて薄いので、膜堆積に要する時間
が短くて済み、スルーブツトが改善される。

また、本発明によれば、トレンチ内を多結晶シリコンで
埋め込み、この多結晶シリコンを酸化することによって
酸化膜をトレンチ内に形成するので、酸化膜の堆積によ
るトレンチ埋め込みで必然的にトレンチの中央部に発生
する微細な溝の問題も生じない。したかって、そのよう
な微細な溝によって引き起こされる配線間のショートを
防止することができる。

それ故、本発明による方法を用いて集積回路を構築すれ
ば、極めて微細な領域で半導体素子の良好な絶縁分離が
可能となるので、集積度の大幅な向上に貢献すると共に
、集積回路の高い歩留まり及び信頼性を得ることができ
る。

また、本発明によれば、多結晶ソリコン膜の酸化工程に
おいて、選択酸化法による広い分離領域の酸化を同時に
行うことができるので、種々の幅を有する素子分離領域
の形成を効率よく行うことができるという利点も有する
。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す工程図、第２図は本
発明の第２実施例を示す工程図、第３図は本発明の第３
実施例を示す工程図、第４図は従来のトレンチ素子分離
法を説明する図である。 １・・・Ｐ型シリコン基板、 ２．２６・・薄い酸化膜、 ３．２８・・・シリコン窒化膜、 ４・・・酸化膜、５・・トレンチ、 ７・・薄いシリコン窒化膜、 ８．１１・・・第１．第２多結晶シリコン膜、９．１３
．２５・・・酸化膜、１ｏ・・・溝、２１．２７・薄い
多結晶シリコン膜。 ６・・・薄い酸化膜、

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に半導体素子の分離領域となるトレ
   ンチを形成し、 次に、上記トレンチの側壁面および底面に酸化膜とシリ
   コン窒化膜を順次形成し、 次に、上記トレンチを含む半導体基板上に第１多結晶シ
   リコン膜を形成し、続いて異方性エッチングにより上記
   トレンチの両側壁にのみ上記第１多結晶シリコン膜を残
   した後、この残った第１多結晶シリコン膜を完全に酸化
   することによってトレンチの両側壁に酸化膜を形成し、 さらに、上記トレンチを含む半導体基板上に第２多結晶
   シリコン膜を形成し、続いて異方性エッチングによりト
   レンチ両側壁の上記酸化膜の間のみに上記第２多結晶シ
   リコン膜を残した後、この残った第２多結晶シリコン膜
   を酸化することによって少なくとも表面に酸化膜を形成
   することを特徴とする素子分離領域の形成方法。