JPH10209269A - トレンチと選択酸化を組み合わせるための分離方法 - Google Patents

トレンチと選択酸化を組み合わせるための分離方法

Info

Publication number
JPH10209269A
JPH10209269A JP3194498A JP3194498A JPH10209269A JP H10209269 A JPH10209269 A JP H10209269A JP 3194498 A JP3194498 A JP 3194498A JP 3194498 A JP3194498 A JP 3194498A JP H10209269 A JPH10209269 A JP H10209269A
Authority
JP
Japan
Prior art keywords
trench
forming
region
oxide
isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3194498A
Other languages
English (en)
Inventor
Yoshinobu Yoneoka
義信 米岡
Hideyuki Fukuhara
英之 福原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH10209269A publication Critical patent/JPH10209269A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】 【課題】選択酸化分離の高い拡張性と、トレンチ分離に
よる構造での低い漏洩電流特性といった利点を最大限組
み合わせ、半導体装置中に分離領域を形成するための方
法を提供する。 【解決手段】非限界寸法領域に選択酸化(LOCOS)
領域(90)を形成するステップと、パンチスルー許容
特性に関して限界寸法となっている狭い分離幅中にトレ
ンチ分離領域(104)を形成するステップとからなる
半導体装置の形成方法が開示されている。トレンチ分離
領域(104)を形成するステップでは、フィールド酸
化物層(90)と側壁スペーサ(94)を形成する。そ
して、非分離領域にCVD酸化物を用いて第2のLOC
OS領域(114)を形成する。以上の処理プロセスの
結果として、高い拡張性と低い漏洩特性をもつ分離構造
を形成する技術が確立でき、これにより、LOCOS分
離構造とトレンチ分離構造とを効果的に組み合わせるこ
とができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法と本方法による半導体装置に関し、特に、トレンチ
分離技術と選択酸化隔離技術とを組み合わせる分離方法
とその方法による半導体装置に関する。
【0002】
【従来の技術】半導体電子素子の製造では、分離領域を
形成するために一般に用いられている方法は2つある。
選択酸化分離技術とトレンチ分離技術である。選択酸化
分離技術は、広く半導体集積回路の製造に適用されてき
た。しかし、半導体装置の深いサブミクロン領域では、
選択酸化分離では、多くの応用回路のために、許容しう
る性能特性を得ることが困難であった。特に、選択酸化
分離では、十分な突き抜け(パンチスルー)許容特性が
得られない。また、選択酸化分離では、フィールド酸化
膜を薄くすることは、これらの素子の分離幅が狭くなる
ことにつながる。さらに、選択酸化分離技術を適用した
素子では、横方向の酸素の進入による大規模なパターン
変化がしばしば起こりうる。トレンチ分離技術は、十分
な突き抜け(パンチスルー)許容特性を与えるものであ
る。しかし、この技術を適用すると、他に制限を受ける
ものとなる。例えば、トレンチ分離技術を適用すると、
二重のしきい値をもたらす場合があり、これは、トレン
チ溝の側壁に沿った寄生漏洩によるものである。さら
に、トレンチ分離技術を適用すると、さまざま大きさの
トレンチ溝に絶縁材料を充填することができない場合が
しばしば起こる。以上の3つの理由により、トレンチ分
離技術は、現在、あらゆる種類の半導体装置に広く適用
されるには到っていない。上述した制限により、サブミ
クロン領域に選択酸化分離により形成された素子構成に
生じる問題を解決するとともに、サブミクロン領域にト
レンチ分離により形成された素子構成に生じる、寄生漏
洩とトレンチへの絶縁材料の不完全充填といった問題を
解決する分離技術が強く求められている。
【0003】
【発明が解決しようとする課題】本発明の目的は、選択
酸化分離の高い拡張性と、トレンチ分離による構造での
低い漏洩電流特性といった利点を最大限組み合わせ、半
導体電子素子中に分離領域を形成するための方法を提供
することにある。これらの利点におり、従来の技術によ
る半導体装置中の分離領域の形成に関する問題を緩和し
たり、実質的に制限をクリアすることができる。
【0004】
【課題を解決するための手段】本発明の一実施例によれ
ば、非限界寸法と限界パンチスルー許容寸法のもとで良
好に動作する分離構造の形成が可能な、半導体装置中の
分離領域を形成するための方法が提供される。本方法
は、非限界寸法領域に選択酸化(LOCOS)構造を形
成し、パンチスルー許容特性に対応した限界領域を有す
る、狭い分離幅中へのトレンチ分離構造を形成するステ
ップからなる。トレンチ分離構造を形成するステップ
は、さらに、窒化合/酸化物ハードマスクによってフィ
ールド酸化膜を成長させるステップと、トレンチ酸化物
/シリコンエッチングを施し、マスクエッジに形成され
るポリシリコン製の側壁スペーサを形成するステップと
からなる。次に、トレンチ分離構造を形成する領域に酸
化物を充填するステップに続き、化学蒸着酸化物を用い
て非分離領域に第2の選択酸化構造を形成するステップ
に進む。その結果、高い拡張性と低い漏洩特性をもつ分
離構造を形成する製造プロセスが確立でき、これによ
り、選択酸化分離構造とトレンチ分離構造とを効果的に
組み合わせることができる。本発明による技術的な利点
は、従来の選択酸化分離構造を形成するプロセスとトレ
ンチ分離構造を形成するプロセスの欠点を補うような、
分離構造を形成するプロセスが得られることにある。本
発明によれば、狭い分離領域のみに形成されたトレンチ
溝がトレンチへの充填を容易にする。第一の選択酸化分
離領域は、トレンチ溝の側壁を動作中の素子領域から遠
ざける構造に寄与するため、二重しきい値の問題は発生
しない。本発明による他の技術的な利点としては、酸化
膜を薄くする際の問題が起きない製造プロセスとなるこ
とである。これは、第一の選択酸化分離領域のマスクウ
ィンドが限界寸法よりも小さく保たれているため、横方
向の酸化物の進入によるパタンの変化は薄いフィールド
酸化膜によって最小に留められるられるからである。
【0005】
【発明の実施の形態】
【実施例】以下、本発明を実施する最適な様態につい
て、図を参照しながら説明する。図中で同一の部位につ
いては同一の符号を用いて説明する。図1Aと図1B
は、選択酸化(LOCOS)分離領域12を含む半導体
装置10を示し、図1Aでは、LOCOS分離領域12
により、素子領域14と素子領域16が分離されてい
る。LOCOS分離領域12は、電気ストップ20を生
み出すチャネルストップドーピング領域18を形成する
ことにより、素子領域14と素子領域16とを電気的に
分離している。これにより、シリコン領域22とポリシ
リコン領域24とが隔離される。一方、図1Bに示す半
導体装置30では、より狭いLOCOS分離領域32を
もち、このためチャネルストップドーピング領域34は
LOCOS領域32に接触していない。従って、ポリシ
リコン領域36とポリシリコン領域38の間の電流路で
は、低い絶縁電圧となっている。これにより、素子領域
40と42は、悪影響を受ける。図1Bに示した低い絶
縁電圧は、薄いフィールド酸化膜の突き抜け許容特性が
不十分となるため、深いサブミクロン領域の形成に対し
てLOCOS分離領域の形成方法は適用できないことを
示している。
【0006】図2は、酸化物を充填したトレンチ溝52
が素子領域54と素子領域56を分離している半導体装
置50を示している。半導体装置50では、ポリシリコ
ン層58が、チャネルストップドーピング領域64を覆
うポリシリコン領域62によってチャネルストップドー
ピング層60を覆う構造となっている。トレンチ分離領
域52は、十分なパンチスルー許容特性をもたらすもの
ではあるが、トレンチ溝の側壁に沿った寄生漏洩による
しきい値が発生する。さらに、異なった寸法をもつ複数
のトレンチ溝に必要な酸化物絶縁材料を充填することは
困難となる。
【0007】上記の問題を解決するために、本発明で
は、トレンチLOCOS分離構造72からなる半導体装
置70を形成し、素子領域74と素子領域76とを分離
する。本発明によるトレンチLOCOS分離構造72
は、ポリシリコン領域78とポリシリコン領域80の間
のパンチスルーの問題を回避することもできる。さら
に、チャネルストップドーピング層82、84に関する
電流漏洩は発生しえない。
【0008】図4から図23は、本発明の方法によるト
レンチLOCOS分離領域70を形成するプロセスを示
したものである。図4は、最初に、半導体基板80の上
に酸化物堆積パッド82を形成するステップを図示した
ものである。図5では、窒化物堆積により、窒化物層8
4が形成される様子を表す。次に、図6に示すように、
光リソグラフパタン86が窒化物層84の上に形成さ
れ、これにより、図7に示すように窒化物層84のエッ
チングにより、エッチング領域88が形成される。次
に、図8に示すように、リソグラフパタンの塊86を除
去する。
【0009】図9では、フィールド酸化処理のステップ
で、酸化領域90が形成される。さらに、図10に示す
ように、ポリシリコン側壁層92が形成される。次に、
ポリシリコン側壁部分のエッチング処理により、図11
に示すように、ポリシリコン側壁領域94が形成され
る。図12は、LOCOS領域90をエッチング処理
し、LOCOSトレンチ96を形成した結果を図示した
ものである。図13に図示するように、トレンチ領域9
8はLOCOSエッチング領域96の下に形成される。
図14は、トレンチ98とLOCOSエッチング領域9
6からなるトレンチ領域100への充填処理のステップ
の結果を示すものであり、酸化物の堆積層102が見ら
れる。次に、酸化物堆積層102をエッチング処理する
ステップで、図15に示すように、トレンチ溝100を
充填する部分104を残して、全ての不要な酸化物堆積
層102を除去する。
【0010】図16は、窒化物層84をエッチングし
て、酸化物堆積パッド82、LOCOS領域90および
酸化物充填領域104を表面に露出させる処理ステップ
の結果を図示するものである。次に、図17に示すよう
に、N2層106を、、LOCOS構造90と充填酸化
物104の上に堆積させる。2段目のパタン108は、
図18に示すように、N2層106の上を、露出部分1
10を除いて覆いつくしている。図19は、酸化物堆積
パッド82を露出させ、エッチング領域112を生成す
るための、窒化物のエッチング処理の結果を示すもので
ある。続いて、図20に示すように、エッチングパタン
108が除去され、酸化物堆積パッド82を露出させ
る。さらに、図21に示すように、フィールド酸化の処
理ステップにより、フィールド酸化物領域114が形成
させる。引き続き、N2エッチング処理により、図22
に示すように、充填酸化物104とLOCOS領域90
とから構成されるトレンチLOCOS領域114を露出
させる。同様に、LOCOS領域114も露出させる。
最後に、モウトエッチング処理により、基板80によ
り、トレンチLOCOS領域116とLOCOS領域1
14とを分離し、最終的に図23に示す素子構造が得ら
れる。
【0011】図24から図36は、トレンチLOCOS
領域を形成するための、本発明の他の実施例を示すもの
である。図24は、基板80上に、酸化物堆積パッド8
2を形成するステップを図示したものである。次に、図
25に示すように、窒化物堆積層84を酸化物堆積パッ
ド82の上に形成する。引き続き、図26に示すよう
に、モウトパタンマスク86を窒化物層84の上に堆積
させる。次に、窒化物層84の一部を除去することによ
りモウト領域88を形成し、図27に示すように、モウ
トパタン86が露出するようにする。次に、図28に示
すように、モウトパタンマスクを除去する。図29は、
側壁形成に用いる窒化物堆積層120の形成結果を示す
ものである。図30に示す処理により、窒化物堆積層1
20をエッチングして、側壁領域122を形成する。図
31は、トレンチ領域124を酸化物堆積パッド82と
基板80の下に形成するステップを示す。次に、図32
に示すステップでは、充填酸化物126を堆積させ、ト
レンチ領域124を充填する。図33は、充填酸化物層
126をエッチングして、酸化物領域128を形成する
処理ステップを示す。引き続き、図34に示すように、
フィールド酸化処理により、トレンチLOCOS分離領
域130を窒化物層84と側壁122の下に形成する。
次に、図35に示すように、窒化物層のエッチング処理
により、トレンチLOCOS領域130を露出させる。
その後、窒化物層のエッチングにより、基板80を露出
させ、最終的なトレンチLOCOS分離領域132が得
られる。以上、本発明について、その詳細を実施例と図
を引用しながら説明してきたが、上記の内容は例証によ
るものであり、本発明の実施様態はこれらに限定される
ものではない。従って、上記の本発明の実施例について
は、さまざまな変形と追加が可能であることは、本発明
の従来技術に精通したものであれば明白な事実となる。
実際、図4から図23、および図24から図36に示し
た素子構造を形成するための他の方法についても、本発
明の範囲内にあることは明白である。このような変形お
よびさらにと追加は、本発明の趣旨と下記の請求項内に
ある。
【0012】以上の説明に関してさらに以下の項を開示
する。 (1) 単一の分離領域に非限界および限界パンチスル
ー許容寸法領域を有する半導体装置の分離構造を形成す
る方法であって、単一の分離領域の非限界寸法部分に、
局所的選択酸化(LOCOS)構造を形成するステップ
と、単一の限界寸法部分に、トレンチ分離構造を形成す
るステップとからなる方法。 (2) 上記第1項に記載の方法において、前記トレン
チ分離領域を形成するステップが、さらに、硬質の窒化
物/酸化物マスクを用いて、トレンチ分離領域にフィー
ルド酸化物層を成長させるステップと、トレンチ酸化物
/シリコンエッチを行い、前記マスク端に形成されるポ
リ側壁スペーサを形成するステップと、前記トレンチ分
離領域に酸化物を充填するステップと、非分離エリア内
に第2のLOCOS領域を形成するステップとからなる
ことを特徴とする方法。 (3) 上記第2項に記載の方法において、前記酸化物
はCVD酸化物からなることを特徴とする方法。 (4) 上記第3項に記載の方法において、トレンチ酸
化物/シリコンエッチング処理は、さらに、前記、トレ
ンチ酸化物/シリコンエッチを窒化物エッチとしても適
用することを特徴とする方法。 (5) 非限界および限界パンチスルー許容寸法領域を
有する半導体装置の分離領域のための分離構造であっ
て、単一の分離領域の非限界寸法部分に形成された、局
所的な選択酸化(LOCOS)構造と、単一の限界寸法
部分に形成された、前記分離構造のトレンチ分離構造と
からなることを特徴とする構造。 (6) 上記第5項に記載の分離構造において、前記分
離領域は、硬質の窒化物/酸化物マスクを用いて、トレ
ンチ分離領域にフィールド酸化物層を成長させるステッ
プと、トレンチ酸化物/シリコンエッチング処理によ
り、前記窒化物/酸化物マスクの縁に形成されるポリ材
からなる側壁スペーサを形成するステップと、前記トレ
ンチ分離領域を酸化物で充填するステップとにより形成
されることを特徴とする分離構造。 (7) 上記第6項に記載の構造において、前記酸化物
が、CVD酸化物からなることを特徴とする分離構造。 (8) 上記第8項に記載の構造において、トレンチ酸
化物/シリコンエッチング処理ステップが、さらに、前
記トレンチ酸化物/シリコンエッチを窒化物エッチとし
て適用する処理を含むことを特徴とする分離構造。
【0013】(9) 半導体装置(10)を形成する方
法は、非限界寸法領域に選択酸化(LOCOS)領域
(90)を形成するステップと、パンチスルー許容特性
に関して限界寸法となっている狭い分離幅中にトレンチ
分離領域(104)を形成するステップとからなる。ト
レンチ分離領域(104)を形成するステップは、さら
に、硬質の窒化物/酸化物マスク(84)を用いて、ト
レンチ分離領域にフィールド酸化物層(90)を成長さ
せるステップと、トレンチ酸化物/シリコンエッチング
処理により、前記マスクの縁に形成されるポリ材からな
る側壁スペーサ(94)を形成するステップとからな
る。次に、前記トレンチ分離領域を酸化物(104)で
充填し、引き続き、非分離領域にCVD酸化物を用いて
第2のLOCOS領域(114)を形成する。以上の処
理プロセスの結果として、高い拡張性と低い漏洩特性を
もつ分離構造を形成する技術が確立でき、これにより、
LOCOS分離構造とトレンチ分離構造とを効果的に組
み合わせることができる。
【図面の簡単な説明】
【図1】従来の製造プロセスによる、選択酸化分離領域
の構造の2つの例を示す図である。
【図2】従来のトレンチ分離領域の形成プロセスによ
る、トレンチ分離領域の構造の一例を示す図である。
【図3】本発明による方法で形成されたトレンチ・選択
酸化分離領域の構造の一例を示す図である。
【図4】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図5】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図6】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図7】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図8】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図9】本発明によるトレンチ・選択酸化分離領域の形
成プロセスにおける連続するステップの内の1つのステ
ップの説明図である。
【図10】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図11】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図12】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図13】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図14】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図15】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図16】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図17】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図18】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図19】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図20】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図21】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図22】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図23】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図24】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図25】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図26】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図27】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図28】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図29】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図30】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図31】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図32】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図33】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図34】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図35】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【図36】本発明によるトレンチ・選択酸化分離領域の
形成プロセスにおける連続するステップの内の1つのス
テップの説明図である。
【符号の説明】
10 半導体装置 84 窒化物/酸化物マスク 90 フィールド酸化物層 94 側壁スペーサ 104 トレンチ分離領域 114 選択酸化領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】単一の分離領域に非限界および限界パンチ
    スルー許容寸法領域を有する半導体装置の分離構造を形
    成する方法であって、 単一の分離領域の非限界寸法部分に、局所的選択酸化
    (LOCOS)構造を形成するステップと、 単一の限界寸法部分に、トレンチ分離構造を形成するス
    テップとからなる方法。
  2. 【請求項2】非限界および限界パンチスルー許容寸法領
    域を有する半導体装置の分離領域のための分離構造であ
    って、 単一の分離領域の非限界寸法部分に形成された、局所的
    な選択酸化(LOCOS)構造と、 単一の限界寸法部分に形成された、前記分離構造のトレ
    ンチ分離構造とからなることを特徴とする構造。
JP3194498A 1997-01-09 1998-01-06 トレンチと選択酸化を組み合わせるための分離方法 Pending JPH10209269A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US3469497P 1997-01-09 1997-01-09
US034694 1997-01-09

Publications (1)

Publication Number Publication Date
JPH10209269A true JPH10209269A (ja) 1998-08-07

Family

ID=21878016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3194498A Pending JPH10209269A (ja) 1997-01-09 1998-01-06 トレンチと選択酸化を組み合わせるための分離方法

Country Status (2)

Country Link
EP (1) EP0853338A1 (ja)
JP (1) JPH10209269A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140156A (en) * 1999-07-13 2000-10-31 United Microelectronics Corp. Fabrication method of isolation structure photodiode
WO2006035387A1 (en) * 2004-09-30 2006-04-06 Koninklijke Philips Electronics, N.V. Deep trench electrically isolated medium voltage cmos devices and method for making the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4942137A (en) * 1989-08-14 1990-07-17 Motorola, Inc. Self-aligned trench with selective trench fill
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
JP3208575B2 (ja) * 1991-08-16 2001-09-17 ソニー株式会社 半導体装置の製法
GB2291261B (en) * 1994-07-06 1999-03-24 Hyundai Electronics Ind Method of forming a field oxide film in a semiconductor device
US5679599A (en) * 1995-06-22 1997-10-21 Advanced Micro Devices, Inc. Isolation using self-aligned trench formation and conventional LOCOS

Also Published As

Publication number Publication date
EP0853338A1 (en) 1998-07-15

Similar Documents

Publication Publication Date Title
US5786263A (en) Method for forming a trench isolation structure in an integrated circuit
KR100845103B1 (ko) 반도체소자의 제조방법
US6667224B1 (en) Method to eliminate inverse narrow width effect in small geometry MOS transistors
JPH10209269A (ja) トレンチと選択酸化を組み合わせるための分離方法
KR100278488B1 (ko) 반도체 장치의 제조방법
KR0165453B1 (ko) Y자형 트랜치를 이용한 반도체 소자의 분리 방법
US7112510B2 (en) Methods for forming a device isolating barrier and methods for forming a gate electrode using the same
JPH10242264A (ja) 半導体装置の製造方法
US5817570A (en) Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure
KR19980048091A (ko) 반도체소자의 소자격리구조 형성방법
KR20030049783A (ko) 반도체 소자의 소자 분리막 형성 방법
JP3523244B1 (ja) 半導体装置の製造方法
KR0161727B1 (ko) 반도체 소자의 소자분리방법
KR100223907B1 (ko) 반도체 소자의 격리층 형성 방법
KR100363076B1 (ko) 트랜치와로코스조합형소자분리방법
KR100485518B1 (ko) 셀로우 트렌치 소자분리막의 제조 방법
KR100190053B1 (ko) 반도체장치의 소자분리방법
KR20000013286A (ko) 반도체 장치의 소자분리막 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR20040002241A (ko) 반도체소자의 소자분리막 형성방법
KR20030001965A (ko) 반도체 소자의 제조 방법
JP3146554B2 (ja) 素子分離方法
KR20000045374A (ko) 반도체소자의 제조방법
KR20000026363A (ko) 트랜치형 소자분리막의 사이드 월 도핑 방법
KR20020002640A (ko) 반도체소자의 소자분리막 형성방법