JPS6080244A - 半導体装置の素子分離方法 - Google Patents
半導体装置の素子分離方法Info
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- JPS6080244A JPS6080244A JP18687583A JP18687583A JPS6080244A JP S6080244 A JPS6080244 A JP S6080244A JP 18687583 A JP18687583 A JP 18687583A JP 18687583 A JP18687583 A JP 18687583A JP S6080244 A JPS6080244 A JP S6080244A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数の素子を有する半導体装置の素子分離方
法に係り、特に、各素子を電気的に分離する分離領域の
幅の大小にかかわらず、該分離領域に形成した溝に絶縁
膜を埋め込み、表面の平坦な４’ｌｆｆ造を実現するの
に好適な半導体装置の素子分前方法に関する。
法に係り、特に、各素子を電気的に分離する分離領域の
幅の大小にかかわらず、該分離領域に形成した溝に絶縁
膜を埋め込み、表面の平坦な４’ｌｆｆ造を実現するの
に好適な半導体装置の素子分前方法に関する。
従来の複数の素子を有する半導体装置の素子分離方法に
おいては、素子分離領域に複数の線状の溝を設け、該溝
と溝の間の線状パターンを酸化して絶縁物に変え、溝を
絶縁膜で埋め込む方法であった。したがって、以下のよ
うな欠点がある。
おいては、素子分離領域に複数の線状の溝を設け、該溝
と溝の間の線状パターンを酸化して絶縁物に変え、溝を
絶縁膜で埋め込む方法であった。したがって、以下のよ
うな欠点がある。
すなわち、分離領域形成工程において酸化を行なって酸
化膜を形成すると、該酸化膜の体積膨張が起こり、それ
によって生ずるストレスにより結晶欠陥が発生し易い。
化膜を形成すると、該酸化膜の体積膨張が起こり、それ
によって生ずるストレスにより結晶欠陥が発生し易い。
なお、該酸化膜を厚くすることによって、さらに欠陥の
発生が起こり易くなってくる。
発生が起こり易くなってくる。
また、通常、線状パターンはその端部において能動領域
とつながっているので、素子分離のためには上記線状パ
ターンをその中心部まで完全に酸化して絶縁物に変えな
ければならないだめ、酸化による体積増加に基因して分
離領域のマスクに対する寸法変化が大きくなる。
とつながっているので、素子分離のためには上記線状パ
ターンをその中心部まで完全に酸化して絶縁物に変えな
ければならないだめ、酸化による体積増加に基因して分
離領域のマスクに対する寸法変化が大きくなる。
さらに、分離領域に形成した溝を絶縁膜で埋め込んで平
坦化しても、後に続く素子製造のだめの種々の工程、特
に洗浄工程において絶縁膜がエツチングされて凹部が形
成されるが、従来のように線状の溝あるいはパターンの
場合には凹部も線状に形成されるので、素子間の配線の
短絡や断線が発生し易くなる。
坦化しても、後に続く素子製造のだめの種々の工程、特
に洗浄工程において絶縁膜がエツチングされて凹部が形
成されるが、従来のように線状の溝あるいはパターンの
場合には凹部も線状に形成されるので、素子間の配線の
短絡や断線が発生し易くなる。
本発明の目的は、従来の素子分離方法によって形成され
る素子分離領域の構造が持つ欠点を解消し、新規な構造
の素子分離領域を有する素子分離方法を提供することに
ある。特に、半導体基板内に絶縁物を埋め込んで平坦化
する素子分離方法において、半導体基板内の結晶欠陥の
発生を低減し、かつ後に続く素子製造工程での配線の短
絡、断線を防止するのに有効な素子分離方法を提供する
にある。
る素子分離領域の構造が持つ欠点を解消し、新規な構造
の素子分離領域を有する素子分離方法を提供することに
ある。特に、半導体基板内に絶縁物を埋め込んで平坦化
する素子分離方法において、半導体基板内の結晶欠陥の
発生を低減し、かつ後に続く素子製造工程での配線の短
絡、断線を防止するのに有効な素子分離方法を提供する
にある。
Ｓｉ基板を酸化するとき、酸化膜成長による体積の増加
によ、ｐ Ｓｉ基板に応力が働き、結晶欠陥すなわち転
位を発生させることはよく知られている。
によ、ｐ Ｓｉ基板に応力が働き、結晶欠陥すなわち転
位を発生させることはよく知られている。
この転位の数は、酸化温度や酸化膜厚などに依存するが
、さらに、Ｓｉ基板表面の凹凸の深さやＳｉ基板表面に
形成したパターン形状にも依存することがわかった。第
１図（ａ）、（ｂ）に、線状および点状のパターンをＳ
ｉ基゛板に形成して熱酸化したときの転位の発生の違い
を示す。線状パターンを形成して酸化を行なったＳｉ基
板表面の様子は第１図（ａ）で示され、点状パターンは
第１図（ｂ）で示される。ここで、線状パターンは、線
幅０．６μｎ１、溝幅０．５μＩ１１の繰り返しパター
ンで、点状パターンは、各点が０．６μｍ Ｘ ０．３
μＩＩＩの正方形であり、それらの点状パターンの間隔
は０．５μｍである。なお、Ｓｉ基板表面の段差はいず
れも１．２μｍである。第１図で示したものは、上記そ
れぞれのパターンをｐ形８ｉ （１００）、１０Ω・Ｃ
ｌ１１の基板に形成した後、ウェット雰囲気中１０００
℃で２ＱＱ ｎｍ熱酸化し、その後肢Ｓｉ基板表面を５
ｃｃｃｏエツチングして、その表面を光学顕微鏡で観察
したものを写した写真をもとに描いた図である。この図
から線状パターン（ａ）では転位の発生が多数見られる
のに対し、点状パターン（ｂ）では転位が全く発生して
いないことがわかる。
、さらに、Ｓｉ基板表面の凹凸の深さやＳｉ基板表面に
形成したパターン形状にも依存することがわかった。第
１図（ａ）、（ｂ）に、線状および点状のパターンをＳ
ｉ基゛板に形成して熱酸化したときの転位の発生の違い
を示す。線状パターンを形成して酸化を行なったＳｉ基
板表面の様子は第１図（ａ）で示され、点状パターンは
第１図（ｂ）で示される。ここで、線状パターンは、線
幅０．６μｎ１、溝幅０．５μＩ１１の繰り返しパター
ンで、点状パターンは、各点が０．６μｍ Ｘ ０．３
μＩＩＩの正方形であり、それらの点状パターンの間隔
は０．５μｍである。なお、Ｓｉ基板表面の段差はいず
れも１．２μｍである。第１図で示したものは、上記そ
れぞれのパターンをｐ形８ｉ （１００）、１０Ω・Ｃ
ｌ１１の基板に形成した後、ウェット雰囲気中１０００
℃で２ＱＱ ｎｍ熱酸化し、その後肢Ｓｉ基板表面を５
ｃｃｃｏエツチングして、その表面を光学顕微鏡で観察
したものを写した写真をもとに描いた図である。この図
から線状パターン（ａ）では転位の発生が多数見られる
のに対し、点状パターン（ｂ）では転位が全く発生して
いないことがわかる。
本発明は、結晶欠陥の発生の状況が、Ｓｉ基板表面に形
成したパターン形状に依存すること、すなわち従来の素
子分離領域における線状パターンに対し、点状パターン
では転位の発生が極めて少なくなるという実験的発見に
基づいてなされたものであシ、その特徴は、半導体主面
に形成された複数の各素子を電気的に分離する分離領域
に多数の柱状突起の存在する溝を形成する工程と、該柱
状突起のそれぞれ少なくとも一部を酸化して絶縁物とす
る工程と、上記溝を埋め込んで該分肉色領域の少なくと
も表面を絶縁物にし、上記半導体主面をほぼ平坦化する
工程とを含む。
成したパターン形状に依存すること、すなわち従来の素
子分離領域における線状パターンに対し、点状パターン
では転位の発生が極めて少なくなるという実験的発見に
基づいてなされたものであシ、その特徴は、半導体主面
に形成された複数の各素子を電気的に分離する分離領域
に多数の柱状突起の存在する溝を形成する工程と、該柱
状突起のそれぞれ少なくとも一部を酸化して絶縁物とす
る工程と、上記溝を埋め込んで該分肉色領域の少なくと
も表面を絶縁物にし、上記半導体主面をほぼ平坦化する
工程とを含む。
実施例 １
以下、本発明の第１の実施例を第２図（ａ）〜（ｆ）に
より説明する。第２図（ａ）は、素子分離領域２０１と
能動領域２０２を形成するだめに用いたマスクパターン
の部分平面図である。素子分離領域２旧には多数、の柱
状突起を形成するため、０．３μｍ×０．６μｍ１】の
正方形の柱状突起ノくター／２０５を０．５μｍ１１の
間隔を開けて設けた。第２図（ｂ）から（ｆ）に本発明
の第１の実施例の素子分離方法の各工程、すなわち素子
分離領域形成の途中工程でのそれぞれ試料の断面形状を
示す。第２図（ｂ）〜（ｆ）において、左列に第２図（
ａ）のＡ−Ａ’部分に対応する部分の断面図を、右列に
Ｂ −Ｂ’部分に対応する部分の断面図をそれぞれ示し
ている。
より説明する。第２図（ａ）は、素子分離領域２０１と
能動領域２０２を形成するだめに用いたマスクパターン
の部分平面図である。素子分離領域２旧には多数、の柱
状突起を形成するため、０．３μｍ×０．６μｍ１】の
正方形の柱状突起ノくター／２０５を０．５μｍ１１の
間隔を開けて設けた。第２図（ｂ）から（ｆ）に本発明
の第１の実施例の素子分離方法の各工程、すなわち素子
分離領域形成の途中工程でのそれぞれ試料の断面形状を
示す。第２図（ｂ）〜（ｆ）において、左列に第２図（
ａ）のＡ−Ａ’部分に対応する部分の断面図を、右列に
Ｂ −Ｂ’部分に対応する部分の断面図をそれぞれ示し
ている。
まず、ｐ形（１’００ ）、１０Ω−ＣＩｌｌのＳｉ基
板２０４上に２０１１１１１の８ ＋ ０２２０５を熱
酸化法により形成し、その上に化学蒸着法（ＣＶＤ法）
により１２０１１１１１のＳ １３ Ｎ４２０６を形成
した。つぎに、電子線露光法により第２図（ａ）に示し
だレジスト２０７のパターンを形成しく第２図（ｂ））
、これをマスクとしてＳ ｒ ３Ｎ４２０６．８ ＋
０２２０５ オＪ：びＳｉ基板２０４ ヲ１μｍの深さ
にドライエツチングした（第２図（Ｃ））。なお、Ｓ
Ｉ ３ Ｎ４２０６をエツチングした後、チャネルスト
ッパとして分離領域２０９にｐ形不純物のＢをイオン打
ち込みした。このようにして、能動領域２０８の間の素
子分離領域２０９に多数の柱状突起２１０の存在する凹
部すなわち溝２１６を形成した。
板２０４上に２０１１１１１の８ ＋ ０２２０５を熱
酸化法により形成し、その上に化学蒸着法（ＣＶＤ法）
により１２０１１１１１のＳ １３ Ｎ４２０６を形成
した。つぎに、電子線露光法により第２図（ａ）に示し
だレジスト２０７のパターンを形成しく第２図（ｂ））
、これをマスクとしてＳ ｒ ３Ｎ４２０６．８ ＋
０２２０５ オＪ：びＳｉ基板２０４ ヲ１μｍの深さ
にドライエツチングした（第２図（Ｃ））。なお、Ｓ
Ｉ ３ Ｎ４２０６をエツチングした後、チャネルスト
ッパとして分離領域２０９にｐ形不純物のＢをイオン打
ち込みした。このようにして、能動領域２０８の間の素
子分離領域２０９に多数の柱状突起２１０の存在する凹
部すなわち溝２１６を形成した。
しかる後、ウェット酸化法により、３５Ｑｎｍの膜厚が
成長する条件で酸化し、柱状突起２１０をＳ ＋ ０２
゜２１１に変えた（第２図（ｄ））。その後、試料表面
上にＣＶＤ法で５Ｉ０２を１μｍ堆積し、ドライエツチ
ング法で試料表面の８１０．を１μｍの深さまでエツチ
ングし、素子分離領域２０９の溝２１３にＣＶＤ法で形
成したＳ ＋ ０２２１２を残存せしめた（第２図（Ｃ
））。つぎに、能動領域２０８上の８１３ Ｎ４２０６
および５Ｉ０２２０５をエツチングにより除去した。
成長する条件で酸化し、柱状突起２１０をＳ ＋ ０２
゜２１１に変えた（第２図（ｄ））。その後、試料表面
上にＣＶＤ法で５Ｉ０２を１μｍ堆積し、ドライエツチ
ング法で試料表面の８１０．を１μｍの深さまでエツチ
ングし、素子分離領域２０９の溝２１３にＣＶＤ法で形
成したＳ ＋ ０２２１２を残存せしめた（第２図（Ｃ
））。つぎに、能動領域２０８上の８１３ Ｎ４２０６
および５Ｉ０２２０５をエツチングにより除去した。
なお、このとき、分離領域２０９の５１３Ｎ４．５Ｌ０
２２０５および８１０２２１２の一部も除去される（第
２図（ｆ））。このようにして、素子分離領域２０９に
熱酸化膜であるＳ ＋ ０２２１１およびＣＶＤ法で形
成した８ ｒ ０２２１２の絶縁膜を埋め込み、能動領
域２０８に対してほぼ平坦な素子分離ができだ。
２２０５および８１０２２１２の一部も除去される（第
２図（ｆ））。このようにして、素子分離領域２０９に
熱酸化膜であるＳ ＋ ０２２１１およびＣＶＤ法で形
成した８ ｒ ０２２１２の絶縁膜を埋め込み、能動領
域２０８に対してほぼ平坦な素子分離ができだ。
第２図（ｆ）の構造とした後、図示はしないが、通常の
ＭＯＳプロセスに従って、ゲート酸化、ゲート電極形成
、ソース、ドレイン接合形成、パッシベーション膜Ｊｊ
＜成、コンタクト穴加工、Ａ７電極形成などを順次行な
って、ＭＯ８形電界効果トランジスタを能動領域２０８
に形成した。
ＭＯＳプロセスに従って、ゲート酸化、ゲート電極形成
、ソース、ドレイン接合形成、パッシベーション膜Ｊｊ
＜成、コンタクト穴加工、Ａ７電極形成などを順次行な
って、ＭＯ８形電界効果トランジスタを能動領域２０８
に形成した。
発明者らの実験によると、素子分離領域２０９に柱状突
起２１０を設けたこと゛により、３５［１ｎｍのウェッ
ト酸化をしてもＳｉ基板２０４には転位の発生は全く見
られず、ソース、ドレインの接合の電気特性は良好であ
った。また、この実施例では、素子分離領域２０９のマ
スク寸法からの寸法変化は約０．４μＩｌｌであり、従
来の選択酸化法（ＬＯＣＯ８法）を用いて分離領域の絶
縁膜厚を１μｍ１】とした場合に寸法変化が１．５〜２
μＩｌｌであったのに比べ、約１１５に小さくすること
ができだ。
起２１０を設けたこと゛により、３５［１ｎｍのウェッ
ト酸化をしてもＳｉ基板２０４には転位の発生は全く見
られず、ソース、ドレインの接合の電気特性は良好であ
った。また、この実施例では、素子分離領域２０９のマ
スク寸法からの寸法変化は約０．４μＩｌｌであり、従
来の選択酸化法（ＬＯＣＯ８法）を用いて分離領域の絶
縁膜厚を１μｍ１】とした場合に寸法変化が１．５〜２
μＩｌｌであったのに比べ、約１１５に小さくすること
ができだ。
実施例 ２
つぎに、第２の実施例について説明する。第１の実施例
では、素子分離領域に多数の柱状突起を形成するのにマ
スクパターンにおける該柱状突起の配列が第２図（ａ）
のイに示すごとく、任意の４つの最近接柱状突起の中心
点を結ぶと長方形（ここでは正方形）になるのに対し、
第２の実施例では、第６図の口に示すごとく、任意の５
つの最近接柱状突起の中心点を結ぶと三角形（ここでは
正三角形）になる柱状突起の配列のマスクパターンを用
いた。そのパターンを示す第６図において、６０１は能
動領域、３０２は素子分離領域、３０３は素子分離領域
６０２における柱状突起パターン３０３である。この柱
状突起パターン３０３は、第１の実施例と同じく、それ
ぞれ０．６μｒｎ Ｘ Ｑ、３７ｚｍの正方形で、パタ
ーン間隔は０．５μｍ１１である。
では、素子分離領域に多数の柱状突起を形成するのにマ
スクパターンにおける該柱状突起の配列が第２図（ａ）
のイに示すごとく、任意の４つの最近接柱状突起の中心
点を結ぶと長方形（ここでは正方形）になるのに対し、
第２の実施例では、第６図の口に示すごとく、任意の５
つの最近接柱状突起の中心点を結ぶと三角形（ここでは
正三角形）になる柱状突起の配列のマスクパターンを用
いた。そのパターンを示す第６図において、６０１は能
動領域、３０２は素子分離領域、３０３は素子分離領域
６０２における柱状突起パターン３０３である。この柱
状突起パターン３０３は、第１の実施例と同じく、それ
ぞれ０．６μｒｎ Ｘ Ｑ、３７ｚｍの正方形で、パタ
ーン間隔は０．５μｍ１１である。
このマスクパターンを用いて、第２図（１））〜（ｆ）
で示しだ第１の実施例と同じ工程により、素子分離領域
を形成し、さらにへ＝ｔＯＳ形電界効果トランジスタを
作成した。
で示しだ第１の実施例と同じ工程により、素子分離領域
を形成し、さらにへ＝ｔＯＳ形電界効果トランジスタを
作成した。
発明者らの実験によると、素子分離領域の寸法変化およ
びトランジスタの電気特性は第１の実施例の結果とほぼ
同じであった。しかし、柱状突起の配列を第６図に示す
ようにすることにょシ、素子分離領域の平坦化のために
堆積するＣ’ＶＤ法による５Ｉ０２膜の膜厚を０．８μ
ｍｎにしても平坦な構造が得られた。
びトランジスタの電気特性は第１の実施例の結果とほぼ
同じであった。しかし、柱状突起の配列を第６図に示す
ようにすることにょシ、素子分離領域の平坦化のために
堆積するＣ’ＶＤ法による５Ｉ０２膜の膜厚を０．８μ
ｍｎにしても平坦な構造が得られた。
実施例 ６゜
つぎに、第６の実施例を第４図（ａ）〜（ｅ）の各工程
図を用いて説明する。第４図（ａ）に示す製造工程まで
は、第１の実施例の第２図（Ｃ）までの製造方法と同じ
である。すな６ち、８ｉ基板４０１上の能動領域４０２
ｔ／Ｉｔ ５ｉｎ２４０３．５１３Ｎ４４０４ ヲ形
成し、素子分離領域４０５には多数の柱状突起４０６の
存在する溝４１０を形成した。しかる後、ホトエソチン
グ工程により、能動領域４０２をホトレジストで保護し
く図示せず）、柱状突起４０６上のＳ ｌ ３ Ｎ４４
０４およびＳ ＩＯ２４０３をエツチングして除去した
（第４図（ｂ））。その後、素子分離領域４０５ノＳｉ
基板表面を熱酸化し、Ｉ ＯＤ ｌｌｌＴｌ （Ｄ Ｓ
ｉ ０２４０７を成長させた。しかる後、試料表面全
体にＣＶＤ法により１μＩｎの厚さのｐｏｌｙｓｉを形
成し、ドライエツチング法で、試料表面のｐｏｌｙｓｒ
を１μｍの厚さ分エツチングし、素子分離領域４０５の
溝４１０にｐｏｌｙ Ｓｉ ４０８を残した（第４図（
Ｃ））。
図を用いて説明する。第４図（ａ）に示す製造工程まで
は、第１の実施例の第２図（Ｃ）までの製造方法と同じ
である。すな６ち、８ｉ基板４０１上の能動領域４０２
ｔ／Ｉｔ ５ｉｎ２４０３．５１３Ｎ４４０４ ヲ形
成し、素子分離領域４０５には多数の柱状突起４０６の
存在する溝４１０を形成した。しかる後、ホトエソチン
グ工程により、能動領域４０２をホトレジストで保護し
く図示せず）、柱状突起４０６上のＳ ｌ ３ Ｎ４４
０４およびＳ ＩＯ２４０３をエツチングして除去した
（第４図（ｂ））。その後、素子分離領域４０５ノＳｉ
基板表面を熱酸化し、Ｉ ＯＤ ｌｌｌＴｌ （Ｄ Ｓ
ｉ ０２４０７を成長させた。しかる後、試料表面全
体にＣＶＤ法により１μＩｎの厚さのｐｏｌｙｓｉを形
成し、ドライエツチング法で、試料表面のｐｏｌｙｓｒ
を１μｍの厚さ分エツチングし、素子分離領域４０５の
溝４１０にｐｏｌｙ Ｓｉ ４０８を残した（第４図（
Ｃ））。
つぎに、該ｐｏｌｙ Ｓｉ ４［１８の表面をウェット
酸化法により酸化し、素子分離領域４０５に２００１１
１１１のＳ ＋ ０２４０９を形成した（第４図（ｄ）
）。その後、能動領域４０２ ノ５１３Ｎ４４０４ オ
ｊびＳ、Ｉ ０７４０５を除去し、第４図（ｅ）に示す
構造を得た。しかる後、第１の実施例と同様にして能動
領域４０２にＭＯ８形電界効果トランジスタを作成した
。
酸化法により酸化し、素子分離領域４０５に２００１１
１１１のＳ ＋ ０２４０９を形成した（第４図（ｄ）
）。その後、能動領域４０２ ノ５１３Ｎ４４０４ オ
ｊびＳ、Ｉ ０７４０５を除去し、第４図（ｅ）に示す
構造を得た。しかる後、第１の実施例と同様にして能動
領域４０２にＭＯ８形電界効果トランジスタを作成した
。
この実施例の場合も、８ｉ基板４０１に転位の発生がな
く、トランジスタのソース、ドレインの接合は良好な電
気特性を示したことが発明者らにより確認された。また
、素子分離領域４０５のマスク寸法からの寸法変化は約
０．２μｍとなり、第１、第２の実施例よりさらに小さ
くなった。
く、トランジスタのソース、ドレインの接合は良好な電
気特性を示したことが発明者らにより確認された。また
、素子分離領域４０５のマスク寸法からの寸法変化は約
０．２μｍとなり、第１、第２の実施例よりさらに小さ
くなった。
実施例 ４
つぎに、第４の実施例を第５図（ａ）〜（ｅ）により説
明する。まず、ｐ形（１００）、１０Ω・Ｃ１ｎのＳｉ
基板５０１上に熱酸化法により２００ ｎｍの５１０２
５０２を形成し、その上にＣＶ Ｉ）法によす１２０
旧ｎの８ｉ Ｎ ５０ろ、および２００１１１１１の８
ｉ ０２５０４を順４ 次形成した。しかる後、試料表面全体に電子線露光法に
より、０．６μＩＩＩ Ｘ Ｏ，３μＩｌｌの点状パタ
ーンを０．５但１】で形成し、それをマスクにしてＳ＋
０２５０４をドライエソ、チングして点状の柱状突起
パターン５０５を形成した。なお、点状パターンの配列
は第１の実施例の配列と同じとした。その後、光露光法
により能動領域５０６にホトレジスト５０７のパターン
を形成した（第５図（’ａ））。つぎに、ホトレジスト
５０７およびＳ ｒ ０２５０５をマスクにして、素子
分離領域５０Ｂの８ｉ３Ｎ４５０りをエツチングした（
第５図（ｂ））。その後、素子分離領域５０８にチャネ
ルストッパとしてＢをイオン打ち込みしだ後、Ｓ ＋
０２５０２をエツチングした。まだ、能動領域５０６は
ホトレジスト５０７、素子分離領域５０８はＳ Ｉ ３
Ｎ４５０３をマスクにして素子分離領域５０８のＳ＋
基板５０１を１μＩ１１ の深さ捷でエツチングして、
さらに、ホトレジスト５０７をマスクにして素子分離領
域５０８の５ｉ３Ｎ４５（１３および５ｉＯ７５０２を
エツチングにより除去し、ホトレジスト５０７を除去し
だ後ＣＶＤ法によるＳ １０２５０５を除去して、素子
分離領域５０８に多数の柱状突起５０９の存在する溝５
１２を形成した（第５図（Ｃ））。しかる後、素子分離
領域５０８のＳＩ基板５０１の表面をウェット酸化して
、２００旧１１のＳ＋０２５１０を形成し、試料表面全
体にＣＶＤ法で１μｍの厚さの８１０２を堆積した後、
ドライエツチング法で１μ＋１１の厚さ分だけ該Ｓ ｒ
０２をエツチングし、素子分離領域５０８の溝５１２
にＳ Ｉ０２’ ５１１を残した（第５図（ｄ））。そ
の後、能動領域５０６のＳ、Ｉ ！、Ｎ４ ｓ ｏ ｓ
およびＳ ｉ ０２５０２を除去し、第５図（ｅ）の素
子分離構造を得た。しかる後、第１の実施例と同様にし
て、能動領域５０６にＭＯ８形電界効果トランジスタを
作成した。
明する。まず、ｐ形（１００）、１０Ω・Ｃ１ｎのＳｉ
基板５０１上に熱酸化法により２００ ｎｍの５１０２
５０２を形成し、その上にＣＶ Ｉ）法によす１２０
旧ｎの８ｉ Ｎ ５０ろ、および２００１１１１１の８
ｉ ０２５０４を順４ 次形成した。しかる後、試料表面全体に電子線露光法に
より、０．６μＩＩＩ Ｘ Ｏ，３μＩｌｌの点状パタ
ーンを０．５但１】で形成し、それをマスクにしてＳ＋
０２５０４をドライエソ、チングして点状の柱状突起
パターン５０５を形成した。なお、点状パターンの配列
は第１の実施例の配列と同じとした。その後、光露光法
により能動領域５０６にホトレジスト５０７のパターン
を形成した（第５図（’ａ））。つぎに、ホトレジスト
５０７およびＳ ｒ ０２５０５をマスクにして、素子
分離領域５０Ｂの８ｉ３Ｎ４５０りをエツチングした（
第５図（ｂ））。その後、素子分離領域５０８にチャネ
ルストッパとしてＢをイオン打ち込みしだ後、Ｓ ＋
０２５０２をエツチングした。まだ、能動領域５０６は
ホトレジスト５０７、素子分離領域５０８はＳ Ｉ ３
Ｎ４５０３をマスクにして素子分離領域５０８のＳ＋
基板５０１を１μＩ１１ の深さ捷でエツチングして、
さらに、ホトレジスト５０７をマスクにして素子分離領
域５０８の５ｉ３Ｎ４５（１３および５ｉＯ７５０２を
エツチングにより除去し、ホトレジスト５０７を除去し
だ後ＣＶＤ法によるＳ １０２５０５を除去して、素子
分離領域５０８に多数の柱状突起５０９の存在する溝５
１２を形成した（第５図（Ｃ））。しかる後、素子分離
領域５０８のＳＩ基板５０１の表面をウェット酸化して
、２００旧１１のＳ＋０２５１０を形成し、試料表面全
体にＣＶＤ法で１μｍの厚さの８１０２を堆積した後、
ドライエツチング法で１μ＋１１の厚さ分だけ該Ｓ ｒ
０２をエツチングし、素子分離領域５０８の溝５１２
にＳ Ｉ０２’ ５１１を残した（第５図（ｄ））。そ
の後、能動領域５０６のＳ、Ｉ ！、Ｎ４ ｓ ｏ ｓ
およびＳ ｉ ０２５０２を除去し、第５図（ｅ）の素
子分離構造を得た。しかる後、第１の実施例と同様にし
て、能動領域５０６にＭＯ８形電界効果トランジスタを
作成した。
本発明者らの実験によると、この実施例においても転位
の発生は見られなかった。まだ、素子分前領域５０８の
マスク寸法からの寸法変化は約０．２／Ｌ１１１と小さ
かった。
の発生は見られなかった。まだ、素子分前領域５０８の
マスク寸法からの寸法変化は約０．２／Ｌ１１１と小さ
かった。
なお、上記第１〜第６の実施例においては、素子分肉１
（領域に形成した柱状突起の存在する溝に、絶縁物を埋
め込むか（第１、第４の実施例）、または導電月料を埋
め込みその表面に絶縁物を形成しているが（第６の実施
例）、最終的に素子分離領域の少なくとも表面な絶縁物
にすればよい。また、第６の実施例においては、上記溝
に埋め込んだ導電月別の表面に絶縁物を形成するのに、
導電拐料の表面を酸化して絶縁物としているが、該導電
拐料の」二に別に絶縁物を形成してもよい。
（領域に形成した柱状突起の存在する溝に、絶縁物を埋
め込むか（第１、第４の実施例）、または導電月料を埋
め込みその表面に絶縁物を形成しているが（第６の実施
例）、最終的に素子分離領域の少なくとも表面な絶縁物
にすればよい。また、第６の実施例においては、上記溝
に埋め込んだ導電月別の表面に絶縁物を形成するのに、
導電拐料の表面を酸化して絶縁物としているが、該導電
拐料の」二に別に絶縁物を形成してもよい。
さらに、本発明において、溝の中に多数の柱状突起を設
ける間隔であるが、はぼ１μｍｎ以下のピッチで設けれ
ばよく、上記の実施例においては、０．５μｎ１にした
が、将来の加工技術に伴って、さらに密度を高めてもよ
い。
ける間隔であるが、はぼ１μｍｎ以下のピッチで設けれ
ばよく、上記の実施例においては、０．５μｎ１にした
が、将来の加工技術に伴って、さらに密度を高めてもよ
い。
また、実施例ではＭＯ８素子について示したが、バイポ
ーラ素子の素子分離にも本発明を適用できることはいう
までもない。
ーラ素子の素子分離にも本発明を適用できることはいう
までもない。
さらに、本発明の主眼は柱状突起により結晶欠陥を防止
する点にあり、上記実施例のように柱状突起の横断面形
状は正方形パターンに限定されるものではなく、円、だ
円、長方形、三角形などのパターン形状でもよい。
する点にあり、上記実施例のように柱状突起の横断面形
状は正方形パターンに限定されるものではなく、円、だ
円、長方形、三角形などのパターン形状でもよい。
なお、本発明において、柱状突起を用いることの効果は
以下の理由により生ずる。すなわち、捷ず第１図の実験
結果から明らかなように、従来の素子分離領域に形成さ
れる線状パターンの代わりに、本発明では点状パターン
の柱状突起を用いるので、素子分離領域の酸化に伴なう
結晶欠陥の発生を防止することができる。
以下の理由により生ずる。すなわち、捷ず第１図の実験
結果から明らかなように、従来の素子分離領域に形成さ
れる線状パターンの代わりに、本発明では点状パターン
の柱状突起を用いるので、素子分離領域の酸化に伴なう
結晶欠陥の発生を防止することができる。
第二に、ＣＶＤ法で素子分離領域の溝を埋め込む場合、
ＣＶＤ膜が従来のように線状の溝の側壁から成長して同
時に合わさるのではなく、本発明においては、柱状突起
どうしの最短距離の中心点からそれぞれ合わさっていく
ので、ＳＩ基板の溝を形成するとき多少のオーバーハン
グ形状になっていても平坦に溝を埋め込むことができる
。
ＣＶＤ膜が従来のように線状の溝の側壁から成長して同
時に合わさるのではなく、本発明においては、柱状突起
どうしの最短距離の中心点からそれぞれ合わさっていく
ので、ＳＩ基板の溝を形成するとき多少のオーバーハン
グ形状になっていても平坦に溝を埋め込むことができる
。
第三に、従来の線状パターンはその端部において能動領
域とつながっているので、素子分離のためには該線状パ
ターンの中心部１で完全に酸化して絶縁物に変えなけれ
ばならカいのに比べ、本発明の点状パターンの柱状突起
では該柱状突起はそれぞれ前後左右独立しているのでそ
の中心部まで酸化しなくてもよい。しだがって、本発明
の方が酸化させる量が少なくて済むので、酸化による体
積増加の割合を減少することができ、素子分離領域のマ
スクに対する寸法変化を小さくすることができる（゛上
記実施例では０．２μＩ１１以下）。
域とつながっているので、素子分離のためには該線状パ
ターンの中心部１で完全に酸化して絶縁物に変えなけれ
ばならカいのに比べ、本発明の点状パターンの柱状突起
では該柱状突起はそれぞれ前後左右独立しているのでそ
の中心部まで酸化しなくてもよい。しだがって、本発明
の方が酸化させる量が少なくて済むので、酸化による体
積増加の割合を減少することができ、素子分離領域のマ
スクに対する寸法変化を小さくすることができる（゛上
記実施例では０．２μＩ１１以下）。
第四に、素子製造のだめの工程で、素子分離領域に埋め
込んだ絶縁膜がエツチングされるが、従来のように素子
分離領域に線状パターンが形成されている場合には該凹
部も線状に形成され、素子間の配線の短絡や断線が発生
する問題が生じたが、本発明においては上記凹部が点状
に形成されるので、このような問題を防止することがで
きる。
込んだ絶縁膜がエツチングされるが、従来のように素子
分離領域に線状パターンが形成されている場合には該凹
部も線状に形成され、素子間の配線の短絡や断線が発生
する問題が生じたが、本発明においては上記凹部が点状
に形成されるので、このような問題を防止することがで
きる。
以上説明したように、本発明によれば、分離領域に多数
の柱状突起を用いることにより、素子分離領域の酸化に
伴なう結晶欠陥の発生を防止できる。また、分離領域の
溝幅の大小にかかわらず、畝溝を良好に埋め込むことが
でき、素子分離領域のマスクに対する寸法変化を小さく
でき、さらに素子間の配線の短絡や断線を防止すること
ができる。このように、本発明の効果は顕著である。
の柱状突起を用いることにより、素子分離領域の酸化に
伴なう結晶欠陥の発生を防止できる。また、分離領域の
溝幅の大小にかかわらず、畝溝を良好に埋め込むことが
でき、素子分離領域のマスクに対する寸法変化を小さく
でき、さらに素子間の配線の短絡や断線を防止すること
ができる。このように、本発明の効果は顕著である。
第１図（ａ）は８１基板に線状パターンを形成し１酸化
を行なった該８１基板表面の転位の発生状況を光学顕微
鏡で観察したときの様子を描い、た図、第１図（ｂ）は
点状パターンを形成した場合の第１図（ａ）と同様の図
、第２図（ａ）は本発明の第１の実施例における柱状突
起形成のだめのマスクパターンの部分平面図、第２図（
ｂ）〜（ｆ）は第１の実施例の素子分離方法すなわち素
子分離領域形成過程を示す各工程図で、それぞれ第２図
（ａ）のＡ −Ａ’およびＬｌｌ−１３’部分に対応す
る部分の半導体装置の断面図、第６図は第２の実施例に
おける柱状突起形成のだめのマスクパターンの部分平面
図、第４図（ａ）〜（ｅ）はそれぞれ第６の実施例にお
ける素子分離領域形成過程を示す断面図、第５図（ａ）
〜（ｅ）はそれぞれ第４の実施例における素子分離領域
形成過程を示す断面図である。 ２０１．２０９．３０２．４０５．５０８・・・素子分
離領域２０２．２０８．３０１．４０２．５０６・・・
能動領域２０３．６０ろ・・・柱状突起パターン２０４
．４０１．５０１・・・Ｓｉ基板２０５．２１１．２１
２．４０６．４０７．４０９．５０２．５０４．５０５
．５１０・・・Ｓ ｉ ０２ ２０６．４０４．５０３・・・８ｉ Ｎ４ ２０７・・・電子線レジスト ２１０、４０６．５０９・・・柱状突起２１６．４１０
．５１２・・・溝 ４０８・・・ｐｏｌｙ ５ｉ ５０７・・・ホトレジスト 代理人弁理士 中村純之助 牙・４図
を行なった該８１基板表面の転位の発生状況を光学顕微
鏡で観察したときの様子を描い、た図、第１図（ｂ）は
点状パターンを形成した場合の第１図（ａ）と同様の図
、第２図（ａ）は本発明の第１の実施例における柱状突
起形成のだめのマスクパターンの部分平面図、第２図（
ｂ）〜（ｆ）は第１の実施例の素子分離方法すなわち素
子分離領域形成過程を示す各工程図で、それぞれ第２図
（ａ）のＡ −Ａ’およびＬｌｌ−１３’部分に対応す
る部分の半導体装置の断面図、第６図は第２の実施例に
おける柱状突起形成のだめのマスクパターンの部分平面
図、第４図（ａ）〜（ｅ）はそれぞれ第６の実施例にお
ける素子分離領域形成過程を示す断面図、第５図（ａ）
〜（ｅ）はそれぞれ第４の実施例における素子分離領域
形成過程を示す断面図である。 ２０１．２０９．３０２．４０５．５０８・・・素子分
離領域２０２．２０８．３０１．４０２．５０６・・・
能動領域２０３．６０ろ・・・柱状突起パターン２０４
．４０１．５０１・・・Ｓｉ基板２０５．２１１．２１
２．４０６．４０７．４０９．５０２．５０４．５０５
．５１０・・・Ｓ ｉ ０２ ２０６．４０４．５０３・・・８ｉ Ｎ４ ２０７・・・電子線レジスト ２１０、４０６．５０９・・・柱状突起２１６．４１０
．５１２・・・溝 ４０８・・・ｐｏｌｙ ５ｉ ５０７・・・ホトレジスト 代理人弁理士 中村純之助 牙・４図
Claims (4)
- （１）複数の半導体素子が形成された半導体主面上の上
記素子を電気的に分離する分離領域を形成する半導体装
置の素子分離方法において、該分離領域に多数の柱状突
起の存在する溝を形成する工程と、該柱状突起のそれぞ
れ少なくとも一部を酸化して絶縁物とする工程と、上記
溝を埋め込んで該分離領域の少なくとも表面を絶縁物に
する工程を含むことを特徴とする半導体装置の素子分離
方法。 - （２）上記分離領域の少なくとも表面を絶縁物にする工
程は、上記溝に絶縁物を埋め込むことから成ることを特
徴とする特許請求の範囲第１項記載の半導体装置の素子
分離方法。 - （３）上記分離領域の少なくとも表面を絶縁物にする工
程は、壕ず上記溝に導電材料を埋め込みその表面を酸化
して絶縁物にすることから成ると、とを特徴とする特許
請求の範囲第１項記載の半導体装置の素子分離方法。 - （４） ｌ記分離領域の少なくとも表面を絶縁物にする
工程は、まず上記溝に導電制料を埋め込み、その」二に
絶縁物を設けることを特徴とする特許請求の範囲第１項
記載の半導体装置の素子分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18687583A JPS6080244A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の素子分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18687583A JPS6080244A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の素子分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6080244A true JPS6080244A (ja) | 1985-05-08 |
Family
ID=16196204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18687583A Pending JPS6080244A (ja) | 1983-10-07 | 1983-10-07 | 半導体装置の素子分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080244A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
| US5633190A (en) * | 1994-09-09 | 1997-05-27 | Nec Corporation | Semiconductor device and method for making the same |
| CN1121064C (zh) * | 1996-06-27 | 2003-09-10 | 现代电子产业株式会社 | 制造半导体器件的方法 |
| WO2003054955A3 (de) * | 2001-12-13 | 2003-12-18 | Austriamicrosystems Ag | Siliziumsubstrat mit einer isolierschicht mit teilgebieten und entsprechende anordnung |
| JP2005223325A (ja) * | 2004-02-09 | 2005-08-18 | Semiconductor Components Industries Llc | 基板に対して低減した容量を有する半導体装置および方法 |
| JP2010511300A (ja) * | 2006-11-29 | 2010-04-08 | コミツサリア タ レネルジー アトミーク | ハイブリッド基板の製造方法 |
| CN115995391A (zh) * | 2023-03-23 | 2023-04-21 | 无锡沃达科半导体技术有限公司 | 一种共漏双mosfet结构的制作方法 |
-
1983
- 1983-10-07 JP JP18687583A patent/JPS6080244A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196551A (ja) * | 1992-09-04 | 1994-07-15 | Internatl Business Mach Corp <Ibm> | 半導体構造の凹部領域上を平坦化する方法 |
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| WO2003054955A3 (de) * | 2001-12-13 | 2003-12-18 | Austriamicrosystems Ag | Siliziumsubstrat mit einer isolierschicht mit teilgebieten und entsprechende anordnung |
| US7230311B2 (en) | 2001-12-13 | 2007-06-12 | Austriamicrosystems Ag | Silicon substrate having an insulating layer |
| JP2005223325A (ja) * | 2004-02-09 | 2005-08-18 | Semiconductor Components Industries Llc | 基板に対して低減した容量を有する半導体装置および方法 |
| JP2010511300A (ja) * | 2006-11-29 | 2010-04-08 | コミツサリア タ レネルジー アトミーク | ハイブリッド基板の製造方法 |
| CN115995391A (zh) * | 2023-03-23 | 2023-04-21 | 无锡沃达科半导体技术有限公司 | 一种共漏双mosfet结构的制作方法 |
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