JPS58169929A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58169929A JPS58169929A JP5113282A JP5113282A JPS58169929A JP S58169929 A JPS58169929 A JP S58169929A JP 5113282 A JP5113282 A JP 5113282A JP 5113282 A JP5113282 A JP 5113282A JP S58169929 A JPS58169929 A JP S58169929A
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- oxide film
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- oxidation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、特に酸化膜で素子領域
を包囲した構造を有する半導体装置の製造方法に係る。
を包囲した構造を有する半導体装置の製造方法に係る。
（２）従来技術と問題点
集積回路の素子分離に関連し、高集積度高速スイッチン
グを目的として、半導体素子（トランジスター）の局！
８を厚い酸化膜で囲んだ構造が利用されている。
グを目的として、半導体素子（トランジスター）の局！
８を厚い酸化膜で囲んだ構造が利用されている。
第１図は従来技術におけるそうした構造を説明するため
の図である０通常、Ｐ形半導体基板１１に熱拡散などで
Ｎ９形堀没層１２を形成後、その上ＫＮ形層１３をエピ
タキシャル成長し、更にアイソレージ璽ン領域１４を形
成した後選択酸化によってエピタキシャル層１３の表面
に酸化膜１ｓｔ−形成している。この酸化膜１５は通常
１〔μｍ）程度である。この酸化膜１５の間に素子（例
えばトランジスタ）領域１６が設定されるが、素子（ト
ランジスタ）のスイッチング特性を改良するためＩＩＣ
Ｆｉ酸化膜１５を誘電体とする寄生容量を小さくするこ
とが好ましいので１通常、酸化膜１５の上に化学気相成
長（ＯＶＤ）酸化膜層１７を形成している。このＯＶＤ
酸化酸化五層１７成する際。
の図である０通常、Ｐ形半導体基板１１に熱拡散などで
Ｎ９形堀没層１２を形成後、その上ＫＮ形層１３をエピ
タキシャル成長し、更にアイソレージ璽ン領域１４を形
成した後選択酸化によってエピタキシャル層１３の表面
に酸化膜１ｓｔ−形成している。この酸化膜１５は通常
１〔μｍ）程度である。この酸化膜１５の間に素子（例
えばトランジスタ）領域１６が設定されるが、素子（ト
ランジスタ）のスイッチング特性を改良するためＩＩＣ
Ｆｉ酸化膜１５を誘電体とする寄生容量を小さくするこ
とが好ましいので１通常、酸化膜１５の上に化学気相成
長（ＯＶＤ）酸化膜層１７を形成している。このＯＶＤ
酸化酸化五層１７成する際。
素子領域１６とのマスクの位置ズレを考慮してその間の
距離Ｂを約２〔μｍ〕程度見込んでいる。こうしたマス
ク位置ズレ見込み幅は集積度を増加させようとするとき
の障害となる。
距離Ｂを約２〔μｍ〕程度見込んでいる。こうしたマス
ク位置ズレ見込み幅は集積度を増加させようとするとき
の障害となる。
また、最初の選択酸化で形成する酸化膜自体を厚く形成
し、それに容量低下用ＯＶＤ酸化Ｉｌｌの役劉をも担わ
せようとすると、第２図に示される如き酸化膜１８の端
部に急激でかつ高い落差ができるので、その上に形成し
ようとする配線用の例えばアルミニウムが断線するなど
の不良が発生するおそれがあり、好ましくない。従って
厚い酸化膜１８の素子領域との境界部分に緩やかな段差
を設ける必要があるが、そのためには通常工廠のマスク
の使用が必要であり、結局前述と同様に約２〔μｍ〕の
マスク位置ズレを見込まなければならない。
し、それに容量低下用ＯＶＤ酸化Ｉｌｌの役劉をも担わ
せようとすると、第２図に示される如き酸化膜１８の端
部に急激でかつ高い落差ができるので、その上に形成し
ようとする配線用の例えばアルミニウムが断線するなど
の不良が発生するおそれがあり、好ましくない。従って
厚い酸化膜１８の素子領域との境界部分に緩やかな段差
を設ける必要があるが、そのためには通常工廠のマスク
の使用が必要であり、結局前述と同様に約２〔μｍ〕の
マスク位置ズレを見込まなければならない。
（３）発明の目的
本発明は、上記のような従来技術に鑑み、半導体装置に
おいて素子（トランジスタ）領域を包囲する酸化膜を形
成するに当り、酸化膜の端部をゆるやかな傾斜とするた
めに二段階の酸化を行彦い、かつ素子領域に関するその
酸化膜の位置ズレ見込幅を不要にする方法を提供するこ
とＫある。
おいて素子（トランジスタ）領域を包囲する酸化膜を形
成するに当り、酸化膜の端部をゆるやかな傾斜とするた
めに二段階の酸化を行彦い、かつ素子領域に関するその
酸化膜の位置ズレ見込幅を不要にする方法を提供するこ
とＫある。
（４） 発明の構成
そして上記目的は１本発明に依れば、半導体基板又Ｆｉ
−トに針管化性膜と更にその上に素子領域画定用膿とを
被着し更にバターニングし、前記耐酸化性膜をマス夛と
して前記半導体基板又は層の表面を選択的に酸化して第
一の酸化ｌＩＩを形成し。
−トに針管化性膜と更にその上に素子領域画定用膿とを
被着し更にバターニングし、前記耐酸化性膜をマス夛と
して前記半導体基板又は層の表面を選択的に酸化して第
一の酸化ｌＩＩを形成し。
次いで前記素子領域一定用膜をマスクとして前記耐酸化
性膜を所定の幅除去し１次いで前記耐酸化性膜をマスク
として第二の選択的な酸化を行ない。
性膜を所定の幅除去し１次いで前記耐酸化性膜をマスク
として第二の選択的な酸化を行ない。
とする半導体装置の製造方法を提供することによって達
成する。
成する。
（５）発明の実施例
以下本発明の実施例について詳述する。
第３図は本発明の一実施例を説明する九めの工程幀の概
略図である。第１図に関して述べたようにウェーハ状の
Ｐ形半導体基板（図示せず）にＮ＋城没層（図示せず）
を拡散形成してからＮ形エピタキシャル層３１を成長し
１次に任意に二酸化シリコン（８ｉ０１）下池層１２を
厚さ約１０００〔ス〕に気相成長法で形成する（下地層
３２は結昌表面を保護するためのものであるが１本発明
のこの態様にとって不可欠なものではない）、それから
その上に窒化シリコン（８ｉｉＮ＊）膜３３を厚さ約ｘ
ｏｏｏ（Ｘ）＜、更にその上に二酸化シリコン（８１０
ｍ）膜３４を厚さ約２５００（λ〕にそれぞれ気相成長
法で形成し、そしてその上にレジスト３５を塗布する。
略図である。第１図に関して述べたようにウェーハ状の
Ｐ形半導体基板（図示せず）にＮ＋城没層（図示せず）
を拡散形成してからＮ形エピタキシャル層３１を成長し
１次に任意に二酸化シリコン（８ｉ０１）下池層１２を
厚さ約１０００〔ス〕に気相成長法で形成する（下地層
３２は結昌表面を保護するためのものであるが１本発明
のこの態様にとって不可欠なものではない）、それから
その上に窒化シリコン（８ｉｉＮ＊）膜３３を厚さ約ｘ
ｏｏｏ（Ｘ）＜、更にその上に二酸化シリコン（８１０
ｍ）膜３４を厚さ約２５００（λ〕にそれぞれ気相成長
法で形成し、そしてその上にレジスト３５を塗布する。
次に、レジスト３５にアイソレーア１ン峻びトランジス
タ形成領域のバターニングを行ない、そのバターニング
されたレジスト３５をマスクとして、酸化シリコン膜３
４をエツチングした。このエツチングは、好ましくはり
パドルエツチング。
タ形成領域のバターニングを行ない、そのバターニング
されたレジスト３５をマスクとして、酸化シリコン膜３
４をエツチングした。このエツチングは、好ましくはり
パドルエツチング。
プラズマエツチングなどで行なうことにより酸化シリコ
ン膜３４のサイドエッチを防止し、エツチングされた酸
化シリコン膜３４がレジスト３５とできるだけ同じパタ
ーンに成るようにする。それから１例えばフッ酸系の異
方性エツチング液を用いて酸化シリコン膜３４を横方向
深さ約１〔μｍ〕までコントロールしてサイドエッチす
る。そして、再びレジスト３５をマスクとして窒化シリ
コン膜３３及び下地酸化膜３２をプレーナ形でプラズマ
エッオする（第３図（イ）参照）。
ン膜３４のサイドエッチを防止し、エツチングされた酸
化シリコン膜３４がレジスト３５とできるだけ同じパタ
ーンに成るようにする。それから１例えばフッ酸系の異
方性エツチング液を用いて酸化シリコン膜３４を横方向
深さ約１〔μｍ〕までコントロールしてサイドエッチす
る。そして、再びレジスト３５をマスクとして窒化シリ
コン膜３３及び下地酸化膜３２をプレーナ形でプラズマ
エッオする（第３図（イ）参照）。
それから、レジスト３５ｔ−除去したｆ！ｓ全体を酸化
雰囲気、温度ｔｏｓｏ（℃）、圧力５（＃／ｉ）の下に
おき、窒化シリコン膜３３のパターンで規定される選択
酸化を行ない、厚さ約２．７〔μｍ〕のフィールド酸化
膜３６′ｆ：形成する（第３図（ロ）＃照）０次［、酸
化シリコン膜３４をマスクとして窒化シリコン膜３３を
エツチングし、酸化シリコン膜３４の当初のサイドエッ
チ幅の分だけ窒化シリコン膜３３の周辺部分を除去した
。こうして窒化シリコン膜３３を除去し九部分に厚さ約
１〔薊〕の酸化シリコン膜３７が形成されるように、Ｆ
３び上述と同様の条件で選択酸化した。この第二の選択
酸化によって厚さ約２．７〔μｍ〕のフィールド酸化膜
３６が約３．０〔μｍ〕の厚さとなる（第３図（ハ）参
８）、残っている窒化シリコン膜３４（及び酸化シリコ
ン膜３３）の下が素子形成領域である。
雰囲気、温度ｔｏｓｏ（℃）、圧力５（＃／ｉ）の下に
おき、窒化シリコン膜３３のパターンで規定される選択
酸化を行ない、厚さ約２．７〔μｍ〕のフィールド酸化
膜３６′ｆ：形成する（第３図（ロ）＃照）０次［、酸
化シリコン膜３４をマスクとして窒化シリコン膜３３を
エツチングし、酸化シリコン膜３４の当初のサイドエッ
チ幅の分だけ窒化シリコン膜３３の周辺部分を除去した
。こうして窒化シリコン膜３３を除去し九部分に厚さ約
１〔薊〕の酸化シリコン膜３７が形成されるように、Ｆ
３び上述と同様の条件で選択酸化した。この第二の選択
酸化によって厚さ約２．７〔μｍ〕のフィールド酸化膜
３６が約３．０〔μｍ〕の厚さとなる（第３図（ハ）参
８）、残っている窒化シリコン膜３４（及び酸化シリコ
ン膜３３）の下が素子形成領域である。
本発明のこの態様では、ＷＩ化シリコン換３４の当初の
サイドエッチ幅をコントロールすることによって、フィ
ールド酸化膜３６のパターンに関する素子形成領域の位
置１面積をコントロールすることができる。上記の実施
例では、厚さ約３〔μｍ〕のフィールド噴化膜の端部か
らトランジスタ形成領域までの幅は約０．５〔μｍ〕で
あり、これらの上に形成し九アル９ニウムの配線は良好
なものであった。
サイドエッチ幅をコントロールすることによって、フィ
ールド酸化膜３６のパターンに関する素子形成領域の位
置１面積をコントロールすることができる。上記の実施
例では、厚さ約３〔μｍ〕のフィールド噴化膜の端部か
らトランジスタ形成領域までの幅は約０．５〔μｍ〕で
あり、これらの上に形成し九アル９ニウムの配線は良好
なものであった。
第４図は本発明のもう一つの実施例を説明するための工
程順の概略図である。前例におけると同様にしてＮ形エ
ピタキシャル層４１會成長後、任意に下地酸化膜（図示
せず）を形成し又は形成せず、その上に順に第一窒化シ
リコン膜４２（厚さ約ｘｏｏｏに））、ポリシリコン膜
４３（厚さ約１０００（Ａ））ｓ 第二窒化シリコン
膜４４（厚さ約１０００ （Ａ））をそれぞれ気相成長
する。それから、レジストを用いてアイソレーション及
びトランジスタ形成領域のためのパターニングを行ない
。
程順の概略図である。前例におけると同様にしてＮ形エ
ピタキシャル層４１會成長後、任意に下地酸化膜（図示
せず）を形成し又は形成せず、その上に順に第一窒化シ
リコン膜４２（厚さ約ｘｏｏｏに））、ポリシリコン膜
４３（厚さ約１０００（Ａ））ｓ 第二窒化シリコン
膜４４（厚さ約１０００ （Ａ））をそれぞれ気相成長
する。それから、レジストを用いてアイソレーション及
びトランジスタ形成領域のためのパターニングを行ない
。
そのレジス）？マスクとして用いて第二窒化シリコン膜
４４．ポリシリコン膜４３．第一窒化シリコン膜４２及
びあれば下地酸化膜をパターニングする（第４図（イ）
参照）。
４４．ポリシリコン膜４３．第一窒化シリコン膜４２及
びあれば下地酸化膜をパターニングする（第４図（イ）
参照）。
次いで、ポリシリコン膜４３を上下から窒化シリコン膜
４２．４４によって挾んだこのサンドイッチ構造物をマ
スクとしてエピタキシャル層４１０表面を前例と同様の
条件で選択酸化し、厚さ約３〔μｍ〕のフィールド酸化
膜４５管形成する。この選択酸化でＦｉ、同時にポリシ
リコン層２４もサイドから酸化され酸化シリコン層４６
が形成されるが、サイドから自負へ向って酸化される距
離はフィールド酸化物がつくるバード・ピークの幅とほ
ぼ同じである（第４図（ロ）参照）。
４２．４４によって挾んだこのサンドイッチ構造物をマ
スクとしてエピタキシャル層４１０表面を前例と同様の
条件で選択酸化し、厚さ約３〔μｍ〕のフィールド酸化
膜４５管形成する。この選択酸化でＦｉ、同時にポリシ
リコン層２４もサイドから酸化され酸化シリコン層４６
が形成されるが、サイドから自負へ向って酸化される距
離はフィールド酸化物がつくるバード・ピークの幅とほ
ぼ同じである（第４図（ロ）参照）。
それから、＠二窒化シリコン膜４４を除去した債、露出
した第一窒化シリコン膜４２上のポリシリコンの酸化物
（ｌｏｗ−）４６を除去する。この酸化物４６の除去は
フッ酸系エツチング液を用いるが、このエツチングによ
ってフィールド酸化膜４５０表面もわずかにエツチング
される（第４図（ハ）参照）。次いで、このエツチング
で第−窒化膜４２ＦＫ残るポリシリコン膜４３をマスク
として該第−窒化シリコン膜４２１にエツチングした後
。
した第一窒化シリコン膜４２上のポリシリコンの酸化物
（ｌｏｗ−）４６を除去する。この酸化物４６の除去は
フッ酸系エツチング液を用いるが、このエツチングによ
ってフィールド酸化膜４５０表面もわずかにエツチング
される（第４図（ハ）参照）。次いで、このエツチング
で第−窒化膜４２ＦＫ残るポリシリコン膜４３をマスク
として該第−窒化シリコン膜４２１にエツチングした後
。
かかるエツチングされた第一窒化シリコン膜４２をマス
クとしてエピタキシャル層表面を再び選択酸化し、第−
窒化シリコン膜４２の周囲、即ちフィールド酸化膜４５
のバード・ピークが存在する部分に厚さ約１ｃμｍ〕の
酸化シリコン膜４７を形成するｉ（第４図（ニ）参照）
。
クとしてエピタキシャル層表面を再び選択酸化し、第−
窒化シリコン膜４２の周囲、即ちフィールド酸化膜４５
のバード・ピークが存在する部分に厚さ約１ｃμｍ〕の
酸化シリコン膜４７を形成するｉ（第４図（ニ）参照）
。
本発明のこの態様では、第一の選択酸化の際に行なわれ
るポリシリコン膜の酸化によって、フィールド酸化膜２
２の端部とトランジスタ形成領域との間隔が決まり、そ
れによって自己整合するので再現性がよい。
るポリシリコン膜の酸化によって、フィールド酸化膜２
２の端部とトランジスタ形成領域との間隔が決まり、そ
れによって自己整合するので再現性がよい。
（６）発明の効果
以上の説明から明らかなように１本発明は。
素子（トランジスタ）領域を酸化物で包囲した半導体装
置において、酸化物が素子領域との境界部罠配線を断線
させないためのゆるやかな傾斜（鉛を有しながら、かつ
その位置全自己整合して決める方法を提供する本のであ
り、集積回路の集積度の向上に寄与することができるも
のである。
置において、酸化物が素子領域との境界部罠配線を断線
させないためのゆるやかな傾斜（鉛を有しながら、かつ
その位置全自己整合して決める方法を提供する本のであ
り、集積回路の集積度の向上に寄与することができるも
のである。
第１図は素子傾城を酸化物で包囲した構造を有する従来
の半導体装置の概略断面図。 第２図は＠１図と同様な、そして本発明の方法で製造さ
れる半導体装置の概略断面図。 第３図は本発明の一実施例を説明するための工Ｓ順の半
導体装置の断面図。 第４図は本発明の本う一つの実施例を説明するための工
Ｉｉ！順の半導体装置の概略断面図である。 １３．３１．４１・・・エピタキシャル層３３．４２
・・・・・・耐酸化性膜３４．４３ ・・・−・・
素子領域画定用膜３６．３７，４５．４７・・・フィー
ルド酸化膜第３図 （イ） 第４図 （イ） Ｌム
の半導体装置の概略断面図。 第２図は＠１図と同様な、そして本発明の方法で製造さ
れる半導体装置の概略断面図。 第３図は本発明の一実施例を説明するための工Ｓ順の半
導体装置の断面図。 第４図は本発明の本う一つの実施例を説明するための工
Ｉｉ！順の半導体装置の概略断面図である。 １３．３１．４１・・・エピタキシャル層３３．４２
・・・・・・耐酸化性膜３４．４３ ・・・−・・
素子領域画定用膜３６．３７，４５．４７・・・フィー
ルド酸化膜第３図 （イ） 第４図 （イ） Ｌム
Claims (1)
- １、半導体基板又は層上に耐酸化性膜と更にその上に素
子領域画定用膜とを被着し更にノ（ターニングし、前記
耐酸化性膜をマスクとして前記半導体基板又は層の表面
を選択的に酸化して第一の酸化膜を形成し１次いで前記
素子領域画定用膜をマスクとして前記耐酸化性膜を所定
の幅除去し１次いで前記耐酸化性１１［ｔ−マスクとし
て第二の選択的を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113282A JPS58169929A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5113282A JPS58169929A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169929A true JPS58169929A (ja) | 1983-10-06 |
Family
ID=12878285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5113282A Pending JPS58169929A (ja) | 1982-03-31 | 1982-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952525A (en) * | 1987-03-06 | 1990-08-28 | U.S. Philips Corporation | Method of manufacturing a semiconductor device in which a silicon wafer is locally provided with field oxide regions |
| JPH03155626A (ja) * | 1989-08-01 | 1991-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-03-31 JP JP5113282A patent/JPS58169929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952525A (en) * | 1987-03-06 | 1990-08-28 | U.S. Philips Corporation | Method of manufacturing a semiconductor device in which a silicon wafer is locally provided with field oxide regions |
| JPH03155626A (ja) * | 1989-08-01 | 1991-07-03 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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