JPH03155626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03155626A JPH03155626A JP2203285A JP20328590A JPH03155626A JP H03155626 A JPH03155626 A JP H03155626A JP 2203285 A JP2203285 A JP 2203285A JP 20328590 A JP20328590 A JP 20328590A JP H03155626 A JPH03155626 A JP H03155626A
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（瓜 半導体装置及びその製造方法に関す翫 特
番ミ ＬＯＣＯＳ絶縁膜により素子分離が行われている
半導体装置及びその製造方法に関すも従来の技術 同一半導体基板上にトランジスタ等の複数の素子が形成
されている半導体装置（表 一般へ それらの素子を互
いに電気的に分離するためＥ、 素子が形成される複
数の活性領域と、該活性領域を囲む分離領域と、を同一
半導体基板上に有（、ていも素子分離技術として、製造
の容易さと製造コストの低さ等を理由ｉＱ Ｌ ＯＣ
ＯＳ （ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ）法が広く用
いられていも 簡単のたべ 本明細書で１ＬＬＯｃＯ８
法により形成された絶縁膜をＬＯＣＯＳ絶縁膜と称し
該ＬＯＣＯＳ絶縁膜を形成するための酸化をＬＯＧＯ５
酸化と称することとすも 以下番ζ 第７Ａ図〜第７・
Ｂ図を参照しなか収 従来技術を説明すも ま杭 保護
膜として酸化膜（厚さ５０ｎｍ） ６７、 マスク層
（酸化防止膜）としてＣＶＤ４ｉｓ Ｎａ膜（厚さ１２
Ｏｒ＋ｍ） ６３を、順次シリコン基板６１上に堆積し
た眞 シリコン基板６１の分離領域を定義するパターン
を有するレジスト６４力丈ＣＶＤ−８ｉネＮ４膜６３上
に形成されも レジスト６４（友 シリコン基板６１の
分離領域上に開口部を有していもレジスト６４をマスク
として、該開口部のＣｖＤ−８ｉｓＮ４膜６３を異方性
エツチング技術により除去する（第７Ａ図）。 レジス
ト６４を除去したａ ＬＯＣＯＳ酸化により、ＣＶＤ
−３ｉｔ Ｎａ膜６３が除去された領域のシリコン基板
６１が選択的に酸化される（第７Ｂ図）。
番ミ ＬＯＣＯＳ絶縁膜により素子分離が行われている
半導体装置及びその製造方法に関すも従来の技術 同一半導体基板上にトランジスタ等の複数の素子が形成
されている半導体装置（表 一般へ それらの素子を互
いに電気的に分離するためＥ、 素子が形成される複
数の活性領域と、該活性領域を囲む分離領域と、を同一
半導体基板上に有（、ていも素子分離技術として、製造
の容易さと製造コストの低さ等を理由ｉＱ Ｌ ＯＣ
ＯＳ （ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ）法が広く用
いられていも 簡単のたべ 本明細書で１ＬＬＯｃＯ８
法により形成された絶縁膜をＬＯＣＯＳ絶縁膜と称し
該ＬＯＣＯＳ絶縁膜を形成するための酸化をＬＯＧＯ５
酸化と称することとすも 以下番ζ 第７Ａ図〜第７・
Ｂ図を参照しなか収 従来技術を説明すも ま杭 保護
膜として酸化膜（厚さ５０ｎｍ） ６７、 マスク層
（酸化防止膜）としてＣＶＤ４ｉｓ Ｎａ膜（厚さ１２
Ｏｒ＋ｍ） ６３を、順次シリコン基板６１上に堆積し
た眞 シリコン基板６１の分離領域を定義するパターン
を有するレジスト６４力丈ＣＶＤ−８ｉネＮ４膜６３上
に形成されも レジスト６４（友 シリコン基板６１の
分離領域上に開口部を有していもレジスト６４をマスク
として、該開口部のＣｖＤ−８ｉｓＮ４膜６３を異方性
エツチング技術により除去する（第７Ａ図）。 レジス
ト６４を除去したａ ＬＯＣＯＳ酸化により、ＣＶＤ
−３ｉｔ Ｎａ膜６３が除去された領域のシリコン基板
６１が選択的に酸化される（第７Ｂ図）。
こうして、ＬＯＣＯＳ絶縁膜６５がシリコン基板６１の
分離領域に形成される。シリコン基板６１に於いてＬＯ
ＣＯＳ絶縁膜６５が成長しなかった領域（活性領域）上
のＣＶＤ−８ｉｓ Ｎａ膜６３は、 後工程により除
去され 咳活性領域にトランジスタ等の素子が形成され
ることになａ 発明が解決しようとする課題 しかしながぺ 上述の従来技術に（よ 以下に述べる問
題があも 第７Ｂ図に示すよう１＝ＬＯｃＯ３ＩＩＡｆ
ｆｌ！ｌ！ａｓｓ表ＬＯＣｏＳｔｌＢｌ際Ｌテ、縦方向
だけではなく、横方向にも成長すも この横方向の成長
により、 ＬＯＣＯＳ絶縁膜６５は、 ＣＶＤ−３ｉＩ
ＮＪ膜６３の下方に入り込ｔ、−、、ＬＯＣＯＳ絶縁膜
６５の入り込んだ部分はバーズビーク（ｂｉｒｄ’ｓ
ｂｅａｋ）と呼ばれており、入り込みの攬方向長さくバ
ーズビークの長さ）ｉＬＬＯｃＯ８絶縁膜６３の厚さが
厚くなるほど、長くなも このバーズビークにより、現
実のＬＯＣＯＳ絶縁膜６５は設計上の分離領域よりも広
くなる一人 現実の活性領域は設計上の活性領域よりも
狭（なも 高集積化のためへ 活性領域の数が増加よ
活性領域のサイズが小さくなるにともな−＼ バーズビ
ークによる活性領域の実効的な面積の減少が問題となっ
ていも 特（ζ 活性領域の幅の半分よりもバーズビー
クが長くなった場合、バーズビークにより活性領域は完
全に覆われてしま一＼ その活性領域には素子を形成す
ることができなくなム 活性領域がバーズビークにより
完全に覆われなくと敏 活性領域の幅が小さくなりすぎ
ると、その活性領域に形成されたＭＯＳトランジスタ特
性に狭チャネル効果が生じもこのような問題を避けるた
めに＋飄 ＬＯＣＯＳ絶縁膜の厚さを低減することによ
り、バーズビークの長さを短くする方法が考えられる力
ｔ ＬＯＣＯＳ絶縁膜の厚さが薄くなりすぎると、素
子分離が充分に達成されないという重大な問題が生じも
このよう＆ミ 従来技術１表 バーズビークの入り込み
を考慮してＬＯＣＯＳ絶縁膜の厚さを薄くすると、素子
分離特性が劣化し 逆く 素子分離特性を良好にするた
めにＬＯＣＯＳ絶縁膜の厚さを厚くすると、幅の狭い活
性領域に形成されたＭＯＳトランジスタに狭チャネル効
果が生じてしまうという問題を有していａ 本発明１よ
上記課題を解決するためになされたものであり、その
主要な目的ＵＬＯＣＯＳ絶縁膜のバーズビークが幅の比
較的狭い活性領域に形成された素子の特性を劣化させ慣
しかＬ 幅の比較的広い活性領域に形成されな素子を
高速かつ高駆動力で動作させても素子分離特性が劣化し
ない半導体装置及びその製造方法を提供することにあａ 課題を解決するための手段 本発明の半導体装置（友 半導体基板に形成された複数
の活性領域が該半導体基板に形成されたしａｃｏｓ絶縁
膜により電気的に分離されている半導体装置であって、
該半導体基板の表面は、 第１の領域と第２の領域とを
有しており、該第１の領域における該ＬＯＣＯＳ絶縁膜
の厚さ４表 該第２の領域における該ＬＯＣＯＳ絶縁膜
の厚さよりも厚く、そのことにより上記目的が達成され
も また 前記半導体基板の前記第１の領域における前
記活性領域の幅１亀 前記第２の領域における前記活性
領域の幅よりも広くてもよｔ〜 また 前記半導体基板
の前記第１の領域には周辺回路部が形成されており、前
記第２の領域にはメモリセル部が形成されていてもよ（
−本発明の半導体装置（飄半導体基板に形成された複数
の活性領域が該半導体基板に形成されたＬＯＣＯＳ絶縁
膜により電気的に分離されている半導体装置であって、
該半導体基板の表面（よ 第１の領域と第２の領域とを
有しており、該第１の領域と該第２の領域との境界部付
近において、該ＬＯＣＯＳ絶縁膜戟 その膜厚の変化に
基づく段差を有していも また 前記半導体基板の前記
第１の領域における前記活性領域の輻（友 前記第２の
領域における前記活性領域の幅よりも広くてもよ（〜
また 前記半導体基板の前記第１の領域には周辺回路部
が形成されており、前記第２の領域にはメモリセル部が
形成されていてもよｔ〜 また 前記半導体基板に於て
、前記ＬＯＣＯＳ絶縁膜の下方に不純物拡散領域が形成
されており、第１の領域における該不純物の濃度カミ
第２の領域における該不純物の濃度よりも低くてもよ（
−本発明の製造方法（よ 半導体基板に形成された複数
の活性領域が咳半導体基板に形成されたＬＯＣＯＳ絶縁
膜により電気的に分離され 咳半導体基板の表面が第１
の領域と第２の領域とを有しており、該第１の領域にお
ける該ＬＯＣＯＳ絶縁膜の厚さが該第２の領域における
咳しａｃｏｓ絶縁膜の厚さよりも厚い半導体装置の製造
方法であって、第１のＬＯＣＯＳ酸化により、該半導体
基板表面の該第１の領域の所定部分を選択的に酸化する
工程と、第２のＬＯＣＯＳ酸化により、該半導体基板表
面の該第２・の領域の所定部分及び該第１の領域の該所
定部分を選択的に酸化する工程と、を包含しており、そ
のことにより上記目的が達成されも また 半導体基板
に形成された複数の活性領域が該半導体基板に形成され
たＬＯＣＯＳ絶縁膜により電気的に分離され 該半導体
基板の表面が第１の領域と第２の領域とを有しており、
該第１の領域における該ＬＯＧＯ５絶縁膜の厚さが該第
２の領域における該ＬＯＣＯＳ絶縁膜の厚さよりも厚い
半導体装置の製造方法であって、第１のＬＯＣＯＳ酸化
により、咳半導体基板表面の該第１の領域の所定部分を
選択的に酸化する工程と、第２のＬＯＣＯＳ酸化により
、該半導体基板表面の該第２の領域の所定部分を選択的
に酸化する工也 を包含していてもよ（ち また半導体
基板に形成された複数の活性領域が該半導体基板に形成
されたＬＯＣＯＳ絶縁膜により電気的に分離され 咳半
導体基板の表面が第１の領域と第２の領域とを有してお
り、該第１の領域における該ＬＯＣＯＳ絶縁膜の厚さが
該第２の領域における該ＬＯＧＯＳ絶縁膜の厚さよりも
厚い半導体装置の製造方法であって、該半導体基板上に
酸化防止膜を形成する工程と、該酸化防止膜をバターニ
ングすることにより、該半導体基板の該第１の領域にお
いて該ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該酸
化防止膜に開口部を形成する工程と、酸化工程により、
該開口部において露出する該半導体基板の表面に酸化膜
を形成する工程と、該酸化防止膜を更にバターニングす
ることにより、該半導体基板の該第２の領域において該
ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該酸化防止
膜に他の開口部を形成する工程と、酸化工程により、咳
他の開口部において露出する咳半導体基板の表面に該Ｌ
ＯＣＯＳ絶縁膜の比較的薄い部分を形成し 同時に該第
１の領域の該酸化膜を更に成長させることによって該Ｌ
ＯＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、を
包含していてもよｌ、Ｘ３ま瓢 半導体基板に形成され
た複数の活性領域が該半導体基板に形成されたＬＯＣＯ
Ｓ絶縁膜により電気的に分離さべ 該半導体基板の表面
が第１の領域と第２の領域とを有しており、該第１の領
域における該ＬＯＣＯＳ絶縁膜の厚さが該第２の領域に
おける該ＬＯＣＯＳ絶縁膜の厚さよりも厚い半導体装置
の製造方法であって、該半導体基板上に第１の酸化防止
膜を形成する工程と、該第１の酸化防止膜をバターニン
グすることにより、該半導体基板の該第１の領域に於て
該ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該第１の
酸化防止膜に開口部を形成する工程と、酸化工程により
、該開口部において露出する該半導体基板の表面に該Ｌ
ＯＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、該
第１の酸化防止膜を除去する工程と、該半導体基板上に
第２の酸化防止膜を形成する工程と、該第２の酸化防止
膜をバターニングすることにより、該半導体基板の該第
２の領域に於て該ＬＯＣＯＳ絶縁膜が形成されるべき領
域上の該第２の酸化防止膜に開口部を形成する工程と、
酸化工程により、該開口部において露出する咳半導体基
板の表面に該ＬＯＣＯＳ絶縁膜の比較的薄い部分を形成
する工程と、を包含していてもよ（〜 また 半導体基
板に形成された複数の活性領域が該半導体基板に形成さ
れたＬＯＣＯＳ絶縁膜により電気的に分離され 咳半導
体基板の表面が第１の領域と第２の領域とを有しており
、該第１の領域における該ＬＯＣＯＳ絶縁膜の厚さが該
第２の領域における該ＬＯＣＯＳ絶縁膜の厚さよりも厚
い半導体装置の製造方法であって、該半導体基板上に酸
化防止膜を形成する工程と、核酸化防止膜上に酸化膜を
堆積する工程と、該酸化膜のべ 該第１の領域上に位置
する部分を除去する工程と、該半導体基板において該活
性領域が形成されるべき領域上に開口部を有するレジス
トを、該酸化膜及び該酸化防止膜の上に形成する工程と
、該レジストをマスクとして、該酸化防止膜及び該酸化
膜をバターニングすることにより、該半導体基板の該第
１の領域において該ＬＯＧＯＳ絶縁膜が形成されるべき
領域上の該酸化防止膜に開口部を形成獣該半導体基板の
該第２の領域において該ＬＯＣＯＳ絶縁膜が形成される
べき領域上の該酸化膜を薄くする工程と、該レジストを
除去した徽 酸化工程により、該開口部において露出す
る咳半導体基板の表面に酸化膜を形成する工程と、エツ
チング工程により、該酸化膜の薄くなった部分を除去し
更に該部分の下の該酸化防止膜を除去し 開口部を該酸
化防止膜に形成する工程と、酸化工程により、該開口部
において露出する該半導体基板の第２の領域に該ＬＯＣ
ＯＳ絶縁膜の比較的薄い部分を形成ヒ 同時に該第１の
領域の該酸化膜を更に成長させることによって＆ｆＬＯ
ＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、を包
含してもよ！１〜 作用 本発明は前記した構成により、幅の比較的狭い活性領域
において（友 薄いＬＯＣＯＳ絶縁膜を形成することに
よりバーズビークの入り込みが小さくなるため素子の特
性を劣化させることがなく、また幅の比較的広い活性領
域において（亀 厚い゛Ｌｏｃｏｓ絶縁膜を形成するこ
とにより素子を高速かつ高駆動力で動作させても素子分
離特性が劣化しない半導体装置を形成することができも
実施例 第１Ａ図（友 本発明の第１の実施例の主要部を示す断
面図であも 第１の実施例は、１６メガビツトダイナミ
ツクラム（ＤＲＡＭ）であａ 一般へ１６ビツトＤＲＡ
Ｍ４友 サイズが製造技術上可能な限り縮小された多数
の活性領域を有するメモリセル部と、メモリセル部の活
性領域よりもサイズの大きな活性領域を有する周辺回路
部と、を同一シリコン基板（チップ）上に有していも
本実施例のメモリセル部＋戴３，３ボルトの電圧で駆動
され周辺回路部（よ 従来の半導体装置との互換性を維
持するために５．０ボルトの電圧で駆動されるように設
計されていモ３．３ボルトの電圧で駆動されることによ
り、メモリセル部のトランジスタの信頼性向上が意図さ
れていも また 周辺回路部が５．０ボルトの電圧で駆
動されることにより、高駆動力と高速動作が実現されも
第１の実施例は 第１Ａ図に示されるよう艮 ｎ型Ｍ
ＯＳトランジスタ１０６及びｎ型ＭＯＳトランジスタ１
０６に接続されたキャパシタ等を有するメモリセル部１
６０と、ｎ型ＭＯＳトランジスタ１０１及びｐ型ＭＯＳ
トランジスタ１０２等を有する周辺回路部１５０とを、
一つのシリコン基板１０５上に有していも 本明細書で
（亀 シリコン基板１０５に於て、周辺回路部１５０が
形成される領域を第１の領域と称し メモリセル部１６
０が形成される領域を第２の領域と称することとすも
以下（ζ第１の実施例の構成を更に詳しく説明すＬｐ型
シリコン基板１０５中にＬ ｎウェル１０３とｎウェ
ル１０４とが形成されていム シリコン基板１０５の第
１の領域１５０にＬ ｎウェル１０４とｎウェル１０
３の一部が存在し シリコン基板１０５の第２の領域１
６０に（よｎウェル１０３の他の部分が存在すａ シリ
コン基板１０５の表面＋＆ＭＯ３等の素子が形成されて
いる複数の活性領域と、ＬＯＣＯＳ絶縁膜１．２が形成
されている分離領域に分けられてい４ ＬＯＣＯＳ絶
縁膜１．２（よ 活性領域の各々を互いに電気的に分離
するフィールド酸化膜であａ 第１Ｂ図（瓜 上述の活
性領域及びＬＯＣＯＳ絶縁膜の平面形状を示すためへ
第１Ａ図のＢ−Ｂ線平面図であａ 第１Ｂ図から明らか
なよう（、、素子の高集積化が要求されるメモリセル部
が形成されているシリコン基板１０５の第２の領域１６
０に於ける活性領域の幅（図中Ｈ１で示される）（友
周辺回路部が形成されている第１の領域１５０の活性
領域の輻（図中Ｈ２で示される）よりも狭（〜 具体的
に（よ シリコン基板１０５の第２の領域１６０では、
活性領域の最小幅！−１０，７μｍであ＆ −Ｘ
シリコン基板１０５の第１の領域１５０で（よ 活性
領域の最小幅は、２゜０μｍであａ 本実施例の構造上
の第１の特徴はＬＯＣＯＳ絶縁膜力（薄いＬＯＣＯＳ絶
縁膜ｌと厚いＬＯＣＯＳ絶縁膜２とからなることにあａ
第２の特徴は、 厚いＬＯＣＯＳ絶縁膜２がシリコン基
板１０５の第１の領域１５０に形成され 薄いＬＯＣＯ
Ｓ絶縁膜１カ（第２の領域１６０に形成されていること
にあａ 第３の特徴は、 第１の領域１５０の活性領域
の幅Ｈ２が第２の領域１６０の活性領域の幅Ｈ１よりも
広いことにあム 第１Ａ図を再び参照す、４ｎ型ＭＯＳ
トランジスタ１０１．１０６１飄ｐウエルの活性領域に
形成さｈｐ型ＭＯＳトランジスタ１０２ｉ＆ ｎウェ
ルの活性領域に形成されていも ｎ型ＭＯＳトランジス
タ１０６．１０１及びｐ型ＭｏＳトランジスタ１０２の
各々（友 シリコン基板１０５内に形成されたソース／
ドレイン１１９．１２Ｑ、 １２２と、活性領域の所
定部分上に形成されたゲート酸化膜１１６と、ゲート酸
化膜１１６上に形成されたワード線３と、ワード線３上
に形成された酸化膜１１８と、ワード線３の側面に形成
されたサイドウオール１２１と、を有していＬｎ型ＭＯ
３）ランジスタ１０１には、 ソース／ドレイン１１９
よりＬ 濃度の高いソース／ドレイン１２０が形成され
ており、サイドウオール１２１の下方に存在するソース
／ドレイン１１９１亀ｎ型ＭＯＳトランジスタ１０１の
ＬＤＤとして機能す４ ＭＯＳトランジスタ１０１．
１０２．１０６のワード線がＬＯＣＯＳ絶縁膜１． ２
上を走り、ＭＯＳ）ランジスタ１０１゜１０２．１０６
を覆うようにして層間絶縁膜１２９がシリコン基板１０
５上に形成されていも 層間絶縁膜１２３上にζよ ビ
ット線４が形成されており、 ビット線４を覆うように
して、層間絶縁膜１２３上く 層間絶縁膜１２４が形成
されていも 層間絶縁膜１２４上に（よストレージノー
ド７と容量酸化ＩＬＬＳとプレート電極８とを有するキ
ャパシタ５が形成さ収 ストレージノード７（よ 層間
絶縁膜１２３．１２４に形成されたコンタクトホールを
介して、スイッチングトランジスタであるＭＯＳトラン
ジスタ１０６のソース／ドレイン１１９に電気的に接続
されていも キャパシタを覆うようにして、層間絶縁膜
１２４上に層間絶縁膜１２５が形成され 層間絶縁膜１
２５上に１友 金属配線９．１０が形成されていも 金
属配線１０沫 絶縁膜１２３．１２４，１２５中に形
成されたコンタクトホールを介して、周辺回路のＭＯＳ
トランジスタ１０１．１０２に接続されていも 金属配
線９（よ 絶縁膜１２３．１２４中に形成されたコンタ
クトホール（不図示）を介して、メモリセル部のＭＯＳ
トランジスタ１０６のワード線に接続されていも 本実
施例のＬＯＣＯＳ絶縁膜（友 薄いＬＯＣＯＳ絶縁膜ｌ
と厚いＬＯＣＯＳ絶縁膜２とからなり、従って、 ＬＯ
ＣＯＳ絶縁膜の上面及び下面に段差を有していム 厚い
ＬＯＣＯＳ絶縁膜２はシリコン基板１０５の第１の領域
１５０に形成され 薄いＬＯＧＯＳ絶縁膜１（友 第２
の領域１６０に形成されているためべ その段差（よ
第１の領域１５０と第２の領域１６０の境界部分に形成
されていも シリコン基板１０５の第１の領域１５０に
於いて＋＆ＬＯＣＯＳ絶縁膜２が厚いため置 ５ボルト
の駆動電圧によって叡 完全な素子分離が達成されも
第１の領域１５０に活性領域のチャネル幅沫ＭＯＳトラ
ンジスタが高い駆動力を発揮するようへ 広く設計され
ているた＆ ＬＯＧＯ５絶縁膜２が厚くバーズビーク
長さが長くてＬ 狭チャネル効果は生じな（〜 シリコ
ン基板１０５の第２の領域１６０に於いて１ＬＬＯｃＯ
３絶縁膜１の厚さが調整さベ バーズビークの長さが約
０．１μｍに抑制されていも このたべ 第２の領域１
６０の活性領域の実効的な幅として０．５μｍの幅が確
保さべ 狭チャネル効果は抑制され九 このよう鳳 本
実施例で（よメモリセル部は３．３ボルトの電圧で駆動
されているのて メモリセル部のトランジスタの信頼性
が向上し しかＬ ＬＯＣＯＳ絶縁ｌｌ！１の厚さが
比較的薄いにもかがわら蝦 充分な素子分離が達成され
ていも また 高駆動力と高速動作を実現するために周
辺回路部が５．０ボルトの電圧で駆動されているバ 比
較的厚いＬＯＣＣ）、ＳＪ縁膜２により充分な素子分離
が達成されていム さらく 本実施例のキャパシタ５４
＆ ワード線３及びビット線４よりも上方に形成され
たスタック型であるので、シリコン基板１０５の限られ
た面積の第２の領域１６０上く 集積度の高いメモリセ
ル部が形成されていも また 容ｌ絶縁膜６はＯＮＯ膜
からなるたへ蓄積容量が増加し九 以下へ 第２Ａ図〜
第２Ｉ図を参照しなが収 第１Ａ図に示すＤＲＡＭを製
造する方法を説明すも まず、シリコン基板１０５のｎ
ウェル１０３とｎウェル１０４が形成されるべき領域く
ボロンとリンを、各々、イオン注入法により選択的に
注入すａ ボロン（瓜 加速エネルギが１２０Ｋｅ’Ｖ
、ドーズが４．ＯＸ １０Ｉ２イオン／ｃｍ”の条件ス
またリン；よ 加速エネルギが１２ＱＫｅＱ、 ド
ーズが１．０ｘ１０１３イオン／ＣＩ［１１１の条件で
注入し丸 その徽 １１００℃で９６０分皿 シリコン
基板１０５に対して熱処理を施すことにより、 ｎウェ
ル１０３とｎウェル１０４とがシリコン基板１０５中に
形成されも 後工程で行うＬＯＣＯＳ工程によってシリ
コン基板１０５の表面が損傷を受けないようにするため
！Ｑ 保護膜として酸化膜（厚さ２０ｎｍ） １２を
シリコン基板１０５上の全面に形成すも この為 酸化
を防ぐマスク層として、５ｉｓＮｓ膜（厚さ１６０ｎｍ
） １３を酸化膜１２上の全面に形成すも 厚いＬＯＣ
ＯＳ絶縁膜２を形成する領域上に開口部を有し 更に周
辺回路部の分離領域のシリコン基板１０５中にチャネル
ストップを形成するた八 チャネルストップを形成すべ
き領域上に開口部を有するレジスト１４を５ｉｓＮａ膜
１３上に形成した後、開口部の５ｉＪ４膜１３を異方性
エツチング技術により、除去する（第２Ａ図）。その喪
イオン注入法により、 レジスト１４の開口部を介し
て、 リンをシリコン基板１０５に注入す翫 注入条件
（飄 加速エネルギが１００ＫｅＶ、ドーズが５．０Ｘ
１０”イオン／ｃｍ２とし九 こうして、ｐ型ＭＯ３）
ランジスタが形成される活性領域を囲む分離領域にｉｔ
ｐチャネルストップ１１１が形成されも レジスト
１４を除去しない六 ｐ型ＭＯＳトランジスタが形成さ
れる領域を覆うレジスト１４ｂをシリコン基板１０５上
に形成した抵 イオン注入法により、 レジスト１４及
びレジスト１４ｂの開口部を介して、ボロンをシリコン
基板１０５に注入した 注入条件は 加速エネルギが８
０ＫｅＶ、 ドーズが１．５Ｘ １０”イオンＩＣｌ
ｌ１１１とじ丸 さきに注入されたリンよりもボロンが
高濃度となるた八 周辺回路部のｎ型ＭＯＳトランジス
タが形成される活性領域を囲む分離領域に（友 ｎチャ
ネルストップ１１２が形成される（第２Ｂｅｌ）。 レ
ジス）１４．１４ｂを除去した眞 シリコン基板１０５
に於いて５ｉｓＮｉ膜１３に覆われていない領域の表面
が選択的に酸化される（第１のＬＯＣＯＳ酸化）（第２
Ｃ図）。第１のＬＯＣＯＳ酸化によっては、 シリコン
基板１０５の第２の領域１６０は酸化されな（〜 第１
の領域１５０に成長した酸化膜は、 後で行う第２のし
ａｃｏｓ酸化により、さらに厚りＬＯＣＯＳ絶縁膜２に
成長することになａ 次＆−薄いＬＯＣＯＳ絶縁膜１を
形成する領域に開口部を有するレジスト１５をシリコン
基板ｌＯ５上に形成した後、開口部の５ｉｓＮａ膜１３
を異方性エツチング技術により除去すも レジスト１５
を除去する前く メモリセル部の分離領域にチャネルス
トップを形成するたへボロンをシリコン基板１０５に注
入する（第２Ｄ図）。
分離領域に形成される。シリコン基板６１に於いてＬＯ
ＣＯＳ絶縁膜６５が成長しなかった領域（活性領域）上
のＣＶＤ−８ｉｓ Ｎａ膜６３は、 後工程により除
去され 咳活性領域にトランジスタ等の素子が形成され
ることになａ 発明が解決しようとする課題 しかしながぺ 上述の従来技術に（よ 以下に述べる問
題があも 第７Ｂ図に示すよう１＝ＬＯｃＯ３ＩＩＡｆ
ｆｌ！ｌ！ａｓｓ表ＬＯＣｏＳｔｌＢｌ際Ｌテ、縦方向
だけではなく、横方向にも成長すも この横方向の成長
により、 ＬＯＣＯＳ絶縁膜６５は、 ＣＶＤ−３ｉＩ
ＮＪ膜６３の下方に入り込ｔ、−、、ＬＯＣＯＳ絶縁膜
６５の入り込んだ部分はバーズビーク（ｂｉｒｄ’ｓ
ｂｅａｋ）と呼ばれており、入り込みの攬方向長さくバ
ーズビークの長さ）ｉＬＬＯｃＯ８絶縁膜６３の厚さが
厚くなるほど、長くなも このバーズビークにより、現
実のＬＯＣＯＳ絶縁膜６５は設計上の分離領域よりも広
くなる一人 現実の活性領域は設計上の活性領域よりも
狭（なも 高集積化のためへ 活性領域の数が増加よ
活性領域のサイズが小さくなるにともな−＼ バーズビ
ークによる活性領域の実効的な面積の減少が問題となっ
ていも 特（ζ 活性領域の幅の半分よりもバーズビー
クが長くなった場合、バーズビークにより活性領域は完
全に覆われてしま一＼ その活性領域には素子を形成す
ることができなくなム 活性領域がバーズビークにより
完全に覆われなくと敏 活性領域の幅が小さくなりすぎ
ると、その活性領域に形成されたＭＯＳトランジスタ特
性に狭チャネル効果が生じもこのような問題を避けるた
めに＋飄 ＬＯＣＯＳ絶縁膜の厚さを低減することによ
り、バーズビークの長さを短くする方法が考えられる力
ｔ ＬＯＣＯＳ絶縁膜の厚さが薄くなりすぎると、素
子分離が充分に達成されないという重大な問題が生じも
このよう＆ミ 従来技術１表 バーズビークの入り込み
を考慮してＬＯＣＯＳ絶縁膜の厚さを薄くすると、素子
分離特性が劣化し 逆く 素子分離特性を良好にするた
めにＬＯＣＯＳ絶縁膜の厚さを厚くすると、幅の狭い活
性領域に形成されたＭＯＳトランジスタに狭チャネル効
果が生じてしまうという問題を有していａ 本発明１よ
上記課題を解決するためになされたものであり、その
主要な目的ＵＬＯＣＯＳ絶縁膜のバーズビークが幅の比
較的狭い活性領域に形成された素子の特性を劣化させ慣
しかＬ 幅の比較的広い活性領域に形成されな素子を
高速かつ高駆動力で動作させても素子分離特性が劣化し
ない半導体装置及びその製造方法を提供することにあａ 課題を解決するための手段 本発明の半導体装置（友 半導体基板に形成された複数
の活性領域が該半導体基板に形成されたしａｃｏｓ絶縁
膜により電気的に分離されている半導体装置であって、
該半導体基板の表面は、 第１の領域と第２の領域とを
有しており、該第１の領域における該ＬＯＣＯＳ絶縁膜
の厚さ４表 該第２の領域における該ＬＯＣＯＳ絶縁膜
の厚さよりも厚く、そのことにより上記目的が達成され
も また 前記半導体基板の前記第１の領域における前
記活性領域の幅１亀 前記第２の領域における前記活性
領域の幅よりも広くてもよｔ〜 また 前記半導体基板
の前記第１の領域には周辺回路部が形成されており、前
記第２の領域にはメモリセル部が形成されていてもよ（
−本発明の半導体装置（飄半導体基板に形成された複数
の活性領域が該半導体基板に形成されたＬＯＣＯＳ絶縁
膜により電気的に分離されている半導体装置であって、
該半導体基板の表面（よ 第１の領域と第２の領域とを
有しており、該第１の領域と該第２の領域との境界部付
近において、該ＬＯＣＯＳ絶縁膜戟 その膜厚の変化に
基づく段差を有していも また 前記半導体基板の前記
第１の領域における前記活性領域の輻（友 前記第２の
領域における前記活性領域の幅よりも広くてもよ（〜
また 前記半導体基板の前記第１の領域には周辺回路部
が形成されており、前記第２の領域にはメモリセル部が
形成されていてもよｔ〜 また 前記半導体基板に於て
、前記ＬＯＣＯＳ絶縁膜の下方に不純物拡散領域が形成
されており、第１の領域における該不純物の濃度カミ
第２の領域における該不純物の濃度よりも低くてもよ（
−本発明の製造方法（よ 半導体基板に形成された複数
の活性領域が咳半導体基板に形成されたＬＯＣＯＳ絶縁
膜により電気的に分離され 咳半導体基板の表面が第１
の領域と第２の領域とを有しており、該第１の領域にお
ける該ＬＯＣＯＳ絶縁膜の厚さが該第２の領域における
咳しａｃｏｓ絶縁膜の厚さよりも厚い半導体装置の製造
方法であって、第１のＬＯＣＯＳ酸化により、該半導体
基板表面の該第１の領域の所定部分を選択的に酸化する
工程と、第２のＬＯＣＯＳ酸化により、該半導体基板表
面の該第２・の領域の所定部分及び該第１の領域の該所
定部分を選択的に酸化する工程と、を包含しており、そ
のことにより上記目的が達成されも また 半導体基板
に形成された複数の活性領域が該半導体基板に形成され
たＬＯＣＯＳ絶縁膜により電気的に分離され 該半導体
基板の表面が第１の領域と第２の領域とを有しており、
該第１の領域における該ＬＯＧＯ５絶縁膜の厚さが該第
２の領域における該ＬＯＣＯＳ絶縁膜の厚さよりも厚い
半導体装置の製造方法であって、第１のＬＯＣＯＳ酸化
により、咳半導体基板表面の該第１の領域の所定部分を
選択的に酸化する工程と、第２のＬＯＣＯＳ酸化により
、該半導体基板表面の該第２の領域の所定部分を選択的
に酸化する工也 を包含していてもよ（ち また半導体
基板に形成された複数の活性領域が該半導体基板に形成
されたＬＯＣＯＳ絶縁膜により電気的に分離され 咳半
導体基板の表面が第１の領域と第２の領域とを有してお
り、該第１の領域における該ＬＯＣＯＳ絶縁膜の厚さが
該第２の領域における該ＬＯＧＯＳ絶縁膜の厚さよりも
厚い半導体装置の製造方法であって、該半導体基板上に
酸化防止膜を形成する工程と、該酸化防止膜をバターニ
ングすることにより、該半導体基板の該第１の領域にお
いて該ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該酸
化防止膜に開口部を形成する工程と、酸化工程により、
該開口部において露出する該半導体基板の表面に酸化膜
を形成する工程と、該酸化防止膜を更にバターニングす
ることにより、該半導体基板の該第２の領域において該
ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該酸化防止
膜に他の開口部を形成する工程と、酸化工程により、咳
他の開口部において露出する咳半導体基板の表面に該Ｌ
ＯＣＯＳ絶縁膜の比較的薄い部分を形成し 同時に該第
１の領域の該酸化膜を更に成長させることによって該Ｌ
ＯＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、を
包含していてもよｌ、Ｘ３ま瓢 半導体基板に形成され
た複数の活性領域が該半導体基板に形成されたＬＯＣＯ
Ｓ絶縁膜により電気的に分離さべ 該半導体基板の表面
が第１の領域と第２の領域とを有しており、該第１の領
域における該ＬＯＣＯＳ絶縁膜の厚さが該第２の領域に
おける該ＬＯＣＯＳ絶縁膜の厚さよりも厚い半導体装置
の製造方法であって、該半導体基板上に第１の酸化防止
膜を形成する工程と、該第１の酸化防止膜をバターニン
グすることにより、該半導体基板の該第１の領域に於て
該ＬＯＣＯＳ絶縁膜が形成されるべき領域上の該第１の
酸化防止膜に開口部を形成する工程と、酸化工程により
、該開口部において露出する該半導体基板の表面に該Ｌ
ＯＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、該
第１の酸化防止膜を除去する工程と、該半導体基板上に
第２の酸化防止膜を形成する工程と、該第２の酸化防止
膜をバターニングすることにより、該半導体基板の該第
２の領域に於て該ＬＯＣＯＳ絶縁膜が形成されるべき領
域上の該第２の酸化防止膜に開口部を形成する工程と、
酸化工程により、該開口部において露出する咳半導体基
板の表面に該ＬＯＣＯＳ絶縁膜の比較的薄い部分を形成
する工程と、を包含していてもよ（〜 また 半導体基
板に形成された複数の活性領域が該半導体基板に形成さ
れたＬＯＣＯＳ絶縁膜により電気的に分離され 咳半導
体基板の表面が第１の領域と第２の領域とを有しており
、該第１の領域における該ＬＯＣＯＳ絶縁膜の厚さが該
第２の領域における該ＬＯＣＯＳ絶縁膜の厚さよりも厚
い半導体装置の製造方法であって、該半導体基板上に酸
化防止膜を形成する工程と、核酸化防止膜上に酸化膜を
堆積する工程と、該酸化膜のべ 該第１の領域上に位置
する部分を除去する工程と、該半導体基板において該活
性領域が形成されるべき領域上に開口部を有するレジス
トを、該酸化膜及び該酸化防止膜の上に形成する工程と
、該レジストをマスクとして、該酸化防止膜及び該酸化
膜をバターニングすることにより、該半導体基板の該第
１の領域において該ＬＯＧＯＳ絶縁膜が形成されるべき
領域上の該酸化防止膜に開口部を形成獣該半導体基板の
該第２の領域において該ＬＯＣＯＳ絶縁膜が形成される
べき領域上の該酸化膜を薄くする工程と、該レジストを
除去した徽 酸化工程により、該開口部において露出す
る咳半導体基板の表面に酸化膜を形成する工程と、エツ
チング工程により、該酸化膜の薄くなった部分を除去し
更に該部分の下の該酸化防止膜を除去し 開口部を該酸
化防止膜に形成する工程と、酸化工程により、該開口部
において露出する該半導体基板の第２の領域に該ＬＯＣ
ＯＳ絶縁膜の比較的薄い部分を形成ヒ 同時に該第１の
領域の該酸化膜を更に成長させることによって＆ｆＬＯ
ＣＯＳ絶縁膜の比較的厚い部分を形成する工程と、を包
含してもよ！１〜 作用 本発明は前記した構成により、幅の比較的狭い活性領域
において（友 薄いＬＯＣＯＳ絶縁膜を形成することに
よりバーズビークの入り込みが小さくなるため素子の特
性を劣化させることがなく、また幅の比較的広い活性領
域において（亀 厚い゛Ｌｏｃｏｓ絶縁膜を形成するこ
とにより素子を高速かつ高駆動力で動作させても素子分
離特性が劣化しない半導体装置を形成することができも
実施例 第１Ａ図（友 本発明の第１の実施例の主要部を示す断
面図であも 第１の実施例は、１６メガビツトダイナミ
ツクラム（ＤＲＡＭ）であａ 一般へ１６ビツトＤＲＡ
Ｍ４友 サイズが製造技術上可能な限り縮小された多数
の活性領域を有するメモリセル部と、メモリセル部の活
性領域よりもサイズの大きな活性領域を有する周辺回路
部と、を同一シリコン基板（チップ）上に有していも
本実施例のメモリセル部＋戴３，３ボルトの電圧で駆動
され周辺回路部（よ 従来の半導体装置との互換性を維
持するために５．０ボルトの電圧で駆動されるように設
計されていモ３．３ボルトの電圧で駆動されることによ
り、メモリセル部のトランジスタの信頼性向上が意図さ
れていも また 周辺回路部が５．０ボルトの電圧で駆
動されることにより、高駆動力と高速動作が実現されも
第１の実施例は 第１Ａ図に示されるよう艮 ｎ型Ｍ
ＯＳトランジスタ１０６及びｎ型ＭＯＳトランジスタ１
０６に接続されたキャパシタ等を有するメモリセル部１
６０と、ｎ型ＭＯＳトランジスタ１０１及びｐ型ＭＯＳ
トランジスタ１０２等を有する周辺回路部１５０とを、
一つのシリコン基板１０５上に有していも 本明細書で
（亀 シリコン基板１０５に於て、周辺回路部１５０が
形成される領域を第１の領域と称し メモリセル部１６
０が形成される領域を第２の領域と称することとすも
以下（ζ第１の実施例の構成を更に詳しく説明すＬｐ型
シリコン基板１０５中にＬ ｎウェル１０３とｎウェ
ル１０４とが形成されていム シリコン基板１０５の第
１の領域１５０にＬ ｎウェル１０４とｎウェル１０
３の一部が存在し シリコン基板１０５の第２の領域１
６０に（よｎウェル１０３の他の部分が存在すａ シリ
コン基板１０５の表面＋＆ＭＯ３等の素子が形成されて
いる複数の活性領域と、ＬＯＣＯＳ絶縁膜１．２が形成
されている分離領域に分けられてい４ ＬＯＣＯＳ絶
縁膜１．２（よ 活性領域の各々を互いに電気的に分離
するフィールド酸化膜であａ 第１Ｂ図（瓜 上述の活
性領域及びＬＯＣＯＳ絶縁膜の平面形状を示すためへ
第１Ａ図のＢ−Ｂ線平面図であａ 第１Ｂ図から明らか
なよう（、、素子の高集積化が要求されるメモリセル部
が形成されているシリコン基板１０５の第２の領域１６
０に於ける活性領域の幅（図中Ｈ１で示される）（友
周辺回路部が形成されている第１の領域１５０の活性
領域の輻（図中Ｈ２で示される）よりも狭（〜 具体的
に（よ シリコン基板１０５の第２の領域１６０では、
活性領域の最小幅！−１０，７μｍであ＆ −Ｘ
シリコン基板１０５の第１の領域１５０で（よ 活性
領域の最小幅は、２゜０μｍであａ 本実施例の構造上
の第１の特徴はＬＯＣＯＳ絶縁膜力（薄いＬＯＣＯＳ絶
縁膜ｌと厚いＬＯＣＯＳ絶縁膜２とからなることにあａ
第２の特徴は、 厚いＬＯＣＯＳ絶縁膜２がシリコン基
板１０５の第１の領域１５０に形成され 薄いＬＯＣＯ
Ｓ絶縁膜１カ（第２の領域１６０に形成されていること
にあａ 第３の特徴は、 第１の領域１５０の活性領域
の幅Ｈ２が第２の領域１６０の活性領域の幅Ｈ１よりも
広いことにあム 第１Ａ図を再び参照す、４ｎ型ＭＯＳ
トランジスタ１０１．１０６１飄ｐウエルの活性領域に
形成さｈｐ型ＭＯＳトランジスタ１０２ｉ＆ ｎウェ
ルの活性領域に形成されていも ｎ型ＭＯＳトランジス
タ１０６．１０１及びｐ型ＭｏＳトランジスタ１０２の
各々（友 シリコン基板１０５内に形成されたソース／
ドレイン１１９．１２Ｑ、 １２２と、活性領域の所
定部分上に形成されたゲート酸化膜１１６と、ゲート酸
化膜１１６上に形成されたワード線３と、ワード線３上
に形成された酸化膜１１８と、ワード線３の側面に形成
されたサイドウオール１２１と、を有していＬｎ型ＭＯ
３）ランジスタ１０１には、 ソース／ドレイン１１９
よりＬ 濃度の高いソース／ドレイン１２０が形成され
ており、サイドウオール１２１の下方に存在するソース
／ドレイン１１９１亀ｎ型ＭＯＳトランジスタ１０１の
ＬＤＤとして機能す４ ＭＯＳトランジスタ１０１．
１０２．１０６のワード線がＬＯＣＯＳ絶縁膜１． ２
上を走り、ＭＯＳ）ランジスタ１０１゜１０２．１０６
を覆うようにして層間絶縁膜１２９がシリコン基板１０
５上に形成されていも 層間絶縁膜１２３上にζよ ビ
ット線４が形成されており、 ビット線４を覆うように
して、層間絶縁膜１２３上く 層間絶縁膜１２４が形成
されていも 層間絶縁膜１２４上に（よストレージノー
ド７と容量酸化ＩＬＬＳとプレート電極８とを有するキ
ャパシタ５が形成さ収 ストレージノード７（よ 層間
絶縁膜１２３．１２４に形成されたコンタクトホールを
介して、スイッチングトランジスタであるＭＯＳトラン
ジスタ１０６のソース／ドレイン１１９に電気的に接続
されていも キャパシタを覆うようにして、層間絶縁膜
１２４上に層間絶縁膜１２５が形成され 層間絶縁膜１
２５上に１友 金属配線９．１０が形成されていも 金
属配線１０沫 絶縁膜１２３．１２４，１２５中に形
成されたコンタクトホールを介して、周辺回路のＭＯＳ
トランジスタ１０１．１０２に接続されていも 金属配
線９（よ 絶縁膜１２３．１２４中に形成されたコンタ
クトホール（不図示）を介して、メモリセル部のＭＯＳ
トランジスタ１０６のワード線に接続されていも 本実
施例のＬＯＣＯＳ絶縁膜（友 薄いＬＯＣＯＳ絶縁膜ｌ
と厚いＬＯＣＯＳ絶縁膜２とからなり、従って、 ＬＯ
ＣＯＳ絶縁膜の上面及び下面に段差を有していム 厚い
ＬＯＣＯＳ絶縁膜２はシリコン基板１０５の第１の領域
１５０に形成され 薄いＬＯＧＯＳ絶縁膜１（友 第２
の領域１６０に形成されているためべ その段差（よ
第１の領域１５０と第２の領域１６０の境界部分に形成
されていも シリコン基板１０５の第１の領域１５０に
於いて＋＆ＬＯＣＯＳ絶縁膜２が厚いため置 ５ボルト
の駆動電圧によって叡 完全な素子分離が達成されも
第１の領域１５０に活性領域のチャネル幅沫ＭＯＳトラ
ンジスタが高い駆動力を発揮するようへ 広く設計され
ているた＆ ＬＯＧＯ５絶縁膜２が厚くバーズビーク
長さが長くてＬ 狭チャネル効果は生じな（〜 シリコ
ン基板１０５の第２の領域１６０に於いて１ＬＬＯｃＯ
３絶縁膜１の厚さが調整さベ バーズビークの長さが約
０．１μｍに抑制されていも このたべ 第２の領域１
６０の活性領域の実効的な幅として０．５μｍの幅が確
保さべ 狭チャネル効果は抑制され九 このよう鳳 本
実施例で（よメモリセル部は３．３ボルトの電圧で駆動
されているのて メモリセル部のトランジスタの信頼性
が向上し しかＬ ＬＯＣＯＳ絶縁ｌｌ！１の厚さが
比較的薄いにもかがわら蝦 充分な素子分離が達成され
ていも また 高駆動力と高速動作を実現するために周
辺回路部が５．０ボルトの電圧で駆動されているバ 比
較的厚いＬＯＣＣ）、ＳＪ縁膜２により充分な素子分離
が達成されていム さらく 本実施例のキャパシタ５４
＆ ワード線３及びビット線４よりも上方に形成され
たスタック型であるので、シリコン基板１０５の限られ
た面積の第２の領域１６０上く 集積度の高いメモリセ
ル部が形成されていも また 容ｌ絶縁膜６はＯＮＯ膜
からなるたへ蓄積容量が増加し九 以下へ 第２Ａ図〜
第２Ｉ図を参照しなが収 第１Ａ図に示すＤＲＡＭを製
造する方法を説明すも まず、シリコン基板１０５のｎ
ウェル１０３とｎウェル１０４が形成されるべき領域く
ボロンとリンを、各々、イオン注入法により選択的に
注入すａ ボロン（瓜 加速エネルギが１２０Ｋｅ’Ｖ
、ドーズが４．ＯＸ １０Ｉ２イオン／ｃｍ”の条件ス
またリン；よ 加速エネルギが１２ＱＫｅＱ、 ド
ーズが１．０ｘ１０１３イオン／ＣＩ［１１１の条件で
注入し丸 その徽 １１００℃で９６０分皿 シリコン
基板１０５に対して熱処理を施すことにより、 ｎウェ
ル１０３とｎウェル１０４とがシリコン基板１０５中に
形成されも 後工程で行うＬＯＣＯＳ工程によってシリ
コン基板１０５の表面が損傷を受けないようにするため
！Ｑ 保護膜として酸化膜（厚さ２０ｎｍ） １２を
シリコン基板１０５上の全面に形成すも この為 酸化
を防ぐマスク層として、５ｉｓＮｓ膜（厚さ１６０ｎｍ
） １３を酸化膜１２上の全面に形成すも 厚いＬＯＣ
ＯＳ絶縁膜２を形成する領域上に開口部を有し 更に周
辺回路部の分離領域のシリコン基板１０５中にチャネル
ストップを形成するた八 チャネルストップを形成すべ
き領域上に開口部を有するレジスト１４を５ｉｓＮａ膜
１３上に形成した後、開口部の５ｉＪ４膜１３を異方性
エツチング技術により、除去する（第２Ａ図）。その喪
イオン注入法により、 レジスト１４の開口部を介し
て、 リンをシリコン基板１０５に注入す翫 注入条件
（飄 加速エネルギが１００ＫｅＶ、ドーズが５．０Ｘ
１０”イオン／ｃｍ２とし九 こうして、ｐ型ＭＯ３）
ランジスタが形成される活性領域を囲む分離領域にｉｔ
ｐチャネルストップ１１１が形成されも レジスト
１４を除去しない六 ｐ型ＭＯＳトランジスタが形成さ
れる領域を覆うレジスト１４ｂをシリコン基板１０５上
に形成した抵 イオン注入法により、 レジスト１４及
びレジスト１４ｂの開口部を介して、ボロンをシリコン
基板１０５に注入した 注入条件は 加速エネルギが８
０ＫｅＶ、 ドーズが１．５Ｘ １０”イオンＩＣｌ
ｌ１１１とじ丸 さきに注入されたリンよりもボロンが
高濃度となるた八 周辺回路部のｎ型ＭＯＳトランジス
タが形成される活性領域を囲む分離領域に（友 ｎチャ
ネルストップ１１２が形成される（第２Ｂｅｌ）。 レ
ジス）１４．１４ｂを除去した眞 シリコン基板１０５
に於いて５ｉｓＮｉ膜１３に覆われていない領域の表面
が選択的に酸化される（第１のＬＯＣＯＳ酸化）（第２
Ｃ図）。第１のＬＯＣＯＳ酸化によっては、 シリコン
基板１０５の第２の領域１６０は酸化されな（〜 第１
の領域１５０に成長した酸化膜は、 後で行う第２のし
ａｃｏｓ酸化により、さらに厚りＬＯＣＯＳ絶縁膜２に
成長することになａ 次＆−薄いＬＯＣＯＳ絶縁膜１を
形成する領域に開口部を有するレジスト１５をシリコン
基板ｌＯ５上に形成した後、開口部の５ｉｓＮａ膜１３
を異方性エツチング技術により除去すも レジスト１５
を除去する前く メモリセル部の分離領域にチャネルス
トップを形成するたへボロンをシリコン基板１０５に注
入する（第２Ｄ図）。
注入条件（友 加速エネルギが５０ＫｅＶ、 ドーズ
が２．０×１０１″イオン／ｃｍ”とし九 周辺回路部
の分離領域に注入されたボロン（よ メモリセル部の分
離領域に注入されたボロンよりも長時間の熱処理を受け
ることになるたへ 周辺回路部のｎチャネルストップ１
１２より仮 メモリセル部のｎチャネルストップ１１３
の方が高濃度となａ レジスト１５を除去した抵 シリ
コン基板１０５に於いて５ｉｓＮａ膜１３に覆われてい
ない領域の表面を選択的に酸化する（第２のＬＯＧＯ５
酸化）。この酸化工程により、第１のＬＯＣＯＳ酸化に
より形成されていた酸化膜は厚いＬＯＣＯＳ絶縁膜２に
成長し ま？＝ シリコン基板１０５の第２の領域１
６０に於いては 分離領域に薄いＬＯＣＯＳ絶縁膜１が
形成される（第２Ｅ図）。厚いＬＯＣＯＳ絶縁膜２の厚
さは、 第１のＬＯＣＯＳ酸化と第２のＬＯＣＯＳ酸化
との両方に依存するの致 双方の酸化条件を調節するこ
とにより、所望の厚さを有するＬＯ，Ｃ（＞、Ｓ絶縁膜
が最終的に得られも 本実施例では、 厚いＬＯＣＯＳ
絶縁膜２の厚さを５ｏｏｎａ 薄いＬＯＣＯＳ絶縁膜１
の厚さを３００ｎｍとするため置 第１のＬＯＣＯＳｌ
ｊ化で成長する酸化膜の当初の厚さを４００ｎｍとじへ
また 第２のＬＯＣＯＳ酸化で成長する薄いＬＯＣＯ
Ｓ絶縁膜ｌ絶縁膜跡厚さを４００ｎｍとした 第１のＬ
ＯＣＯＳ酸化で成長した酸化膜（友 第２のＬ○ＣＯＳ
酸化ス その厚さが４００ｎｍから６５Ｏｒ＋ｍへ成長
し島 後のエツチング工程等により、厚いＬＯＣＯＳ絶
縁膜２及び薄いＬＯＧＯ５絶縁膜１の表面は幾分エツチ
ングされてしまうたべ 厚いＬＯＣＯＳ絶縁膜２及び薄
いＬＯＣＯＳ絶縁膜ｌ絶縁膜法 各々、最終的に５００
ｎｍ、３００ｎｍになりへ 上述の方法により、互いに
異なる厚さを有するＬＯＣＯＳ絶縁膜ｌ絶縁膜跡同一シ
リコン基板１０５の表面に形成され＆ ５ｉＪａ膜１
３を除去した後、ｎ型ＭＯＳトランジスタ１０１の短チ
ヤネル効果を抑制するため＆ミｎ型ＭＯ８）ランジスタ
１０１を形成する領域のシリコン基板１０５へ 加速
エネルギが１６０ＫｅＶ、ドーズ４、ＯＸ １０”イオ
ン７ａｍ”の条件℃ ボロンを選択的に注入すム 注入
されたボロン（友 バンチスルーストップ１１４として
機能すｋｎ型ＭＯＳトランジスタ１０１の閾値電圧は、
ｐウェル濃度により最適化されているのて 特別に閾
値電圧調整のためのイオン注入は行わなかった レジス
ト（不図示）を除去した後、ｐ型ＭＯＳトランジスタ１
０２の閾値電圧を調整するためく ｐ型ＭＯ３）ランジ
スタ１０２を形成する領域のシリコン基板１０５り
加速エネルギが５０ＫｅＶ、ドーズ４．０Ｘ１０”イオ
ン／ｃｍ”の条件玄ＢＦｓを選択的に注入し九 活性領
域の表面にゲート酸化膜（厚さ１６ｎｍ） １１６を形
成した後、ワード線となるポリシリコン膜（厚さ２００
ｎｍ） １１７をゲート酸化膜１１６及びＬＯＣＯＳ絶
縁膜１、２上に堆積し丸ポリシリコン膜１１７に導電性
を与えるためポリシリコン膜１１７にリンを拡散した後
、ポリシリコン膜１１７上にＣＶＤ−酸化膜（厚さ２０
０ｎｍ） １１８を堆積する（第２Ｆ図）。通常のフォ
トリソグラフィ技術により、ＣＶＤ酸化膜１１８及びポ
リシリン！１１７を、ワード線３の配線パターンを有す
る形状にバターニングし これをマスクとして異方性エ
ツチングを行な（＼ ワード線３を形成すも このあと
、ＬＤＤ形成のたべ シリコン基板１０５に於いてｎ型
ＭＯＳトランジスタを形成する領域へ 加速エネルギが
４０ＫｅＶ、 ドーズ２．０Ｘ１０”イオン／ｃｍ”
の条件見リンを注入し九 シリコン基板１０５上にＣＶ
Ｄ１ｌ化膜（厚さ２００ｎｍ）を堆積した徽 異方性エ
ツチング技術であるＲＩＥ（リアクティブイオンエツチ
ング）により、ＣＶＤ酸化膜の大部分が除去されワード
線３の側面に残ったＣＶＤ酸化膜がサイドウオール１２
１となも 周辺回路部の口型ＭＯＳトランジスタ１０１
を形成する活性領域１′、加速エネルギが４０ＫｅＶ、
ドーズ６．０ＸＩＯ”イオン／ｃｍ”ノ条件でヒ素
を注入し ま？＝ ｐ型Ｍ ＯＳ １０２を形成する
活性領域番ζ 加速エネルギが４０Ｋｅ’／、ドーズ４
．ＯＸ １０”イオン／ｃｍ”の条件’ｔ’、 ＢＦ
＊を注入すム こうして、ＭＯＳトランジスタ１０１１
０２のソース／ドレインがシリコン基板１０５中に形成
される（第２Ｇ図）。接合リーク等を原因とする電荷保
持時間の短縮を防止するた八 メモリセル部のＭＯＳト
ランジスタ１０６が形成される活性領域に（え ソース
／ド１ツイン形成用のイオン注入は行わなかつ九 ＣＶ
Ｄ−酸化膜（厚さ５０ｎｍ）とＢＰＳＧ膜（厚さ４００
ｎｍ）を、この順番でシリコン基板１０５上に堆積し
これらの２膜からなる層間絶縁膜１２３を形成すも こ
の抵９００℃で３０分阻 シリコン基板１０５に熱処理
を施すことにより、ＢＰＳＧ膜のりフローを行なう。リ
フローの結果 層間絶縁膜１２３は平坦化されａ 次鳳
スイッチングトランジスタであるｎ型ＭＯＳトランジ
スタ１０６と後工程で形成されるビット線４とを接続す
るためのコンタクトホールを絶縁膜１２３中に形成した
抵 ビット線４となるポリシリコン膜（厚さ９０ｎｍ）
とタングステンシリサイド膜（ＷＳｉ２．マ、厚さ２０
０ｒ＋ｍ）を、順次絶縁膜上に堆積すもポリシリコン膜
とタングステンシリサイド膜とからなる２層膜（ポリサ
イド膜）（ヨ ビット線４の形状にバターニングされ
ビット線４が形成される（第２Ｈ図）。ビット線４の
配線抵抗を低減するためく タングステンシリサイド膜
を堆積する前く 加速エネルギが８０ Ｋ ｅ Ｖ、
ドーズ１．ＯＸ ｔｏ”イオン／Ｃ１！ｌ１１の条件
で、ヒ素をポリシリコン族に注入す＆ ＣＶＤ酸化膜
（厚さ５０ｎｍ）とＢＰＳＧ膜（厚さ４００ｎｍ）を、
順次 シリコン基板１０５上に堆積上 これらの２膜か
らなる眉間絶縁膜１２４を形成する。 このａ ９０
０℃で３０分限 シリコン基板１０５に熱処理を施すこ
とにより、Ｂ、、ＰＳ、、Ｇ膜のりフローを行なう。リ
フローの結果 層間絶縁膜１２４は平坦化されも 層間
絶縁膜１２４上にキャパシタを形成する前（ζ ｎ形Ｍ
Ｏ３）ランジスタ１０６とストレージノードとを接続す
るためのコンタクトホールを層間絶縁膜１２４°に形成
すも 導電性を有するポリシリコン層（厚さ５００ｎｍ
）を層間絶縁膜１２４上に堆積した爽 該導電性ポリシ
リコン層をバターニングニストレージノード７を形成す
も 容量酸化膜６として、酸化膜換算で７膜ｍから８膜
ｍの厚さを有するＯＮＯ膜をストレージノード７上に形
成する（第２工図）。容量酸化膜６を覆うようにして導
電性ポリシリコン膜（厚さ２００ｎｍ）をシリコン基板
１０５上に堆積した喪 該導電性ポリシリコン膜をバタ
ーニングし プレート電極８を形成すも 層間絶縁ｇ
１２５をシリコン基板１０５上に堆積ｕ 層間絶縁ｌＩ
！１２３．１２４．１２５にコンタクトホールを形成し
た後、金属配線９．１０を層間絶縁膜１２５上に形成す
も 上述の製造方法により、第１Ａ図のＤＲＡＭが製造
されも 本実施例では 同−ｐウェル内に形成された周
辺回路部のｎチャネルストップと、メモリセル部内のｎ
チャネルストップく 濃度差を設けた力（周辺回路部が
形成されるｐウェルと、メモリセル部が形成されるｐウ
ェルとの聞く 濃度差を設けてもよｔｌ 具体的には
厚いＬＯＣＯＳ絶縁膜の下方に於ける不純物濃度より
Ｌ 薄いＬＯＣＯＳ絶縁膜の下方に於ける不純物濃度を
高くしてもよ〜 第５図は、 厚いＬＯＧＯＳ絶縁膜（
厚さ５００ｎｍ）により分離されたＭＯＳトランジスタ
と薄いＬＯＣＯＳ絶縁膜（厚さ３００ｎｍ）のＭＯＳ＋
−ランジスタ特性の一つ（閾値電圧のチャネル幅依存性
）を示すグラフであへ 第５図に示すよう置薄いＬＯＣ
ＯＳ絶縁膜により分離されたＭＯＳ）ランジスタのトラ
ンジスタ特性に１え チャネル幅（設計値）が約１．０
μｍ以下になるまで狭チャネル効果が全く生じていなｌ
、％ これ（よ バーズビークの入り込みが抑制され
ることにより、活性領域の実質的な幅の大きな減少が防
止されたからであム第６図ζ戴 厚いＬＯＣＯＳ絶縁
膜（厚さ５００ｎｍ）と薄いＬＯＣＯＳ絶縁膜（厚さ３
００ｎｍ）とについての素子分離特性（素子分離耐圧の
分離領域幅依存性）を示すグラフであも 第６図に示す
ようく 厚いＬＯＣＯＳ絶縁膜の素子分離耐圧（友 薄
いＬＯＣｏＳ絶縁膜の素子分離耐圧に比較して、１．５
倍以上高（〜 第５図及び第６図から明かなようく 従
来技術で（表 メモリセル部のＭＯＳトランジスタの狭
チャネル効果を防止すべく、ＬＯＣＯＳ絶縁膜の厚さを
薄くすると（例え（′Ｌ 厚さ３００ｎｍとすると）、
周辺回路部の素子分離特性が悪くなり、逆く素子分離特
性を向上させるべく、ＬＯＧＯ５絶縁膜の厚さを厚くす
るとく例え（二 厚さ５００ｎｍとする）、メモリセル
部のＭＯＳ）ランジスタに狭チャネル効果が生じという
問題があａ しかし 本発明によれＩＬ 上記問題が
解決された高性能の半導体装置が提供されも 第１Ａ図
に示された第１の実施例はＤＲＡＭである方丈 本発明
＋、ｔ、ＤＲＡＭ以外の半導体装置に適用することも可
能である。以下！、−第３Ａ図〜第３Ｄ図を参照して、
本発明の第２の実施例を説明すも ま云 シリコン基板
２１上＆へ 保護膜として酸化膜（厚さ２０ｎｍ） ！
、 第１のマスク層としてＣＶ Ｄ −５ｉｓＮ４膜（
厚さ１６０ｎｍ）２３を順次堆積した喪 シリコン基板
２１に於いて厚いＬＯＣＯＳ絶縁膜２５を形成すべき領
域上に開口部を有するレジスト２４を形成し 開口部の
ＣＶＤ５ｉｓＮａ膜２３を異方性エツチング技術により
除去する（第３Ａ図）。第１の実施例と同様に本実施例
に於いてｋ 厚いＬＯＣＯＳ絶縁膜２５（表 シリコ
ン基板２１に於いて活性領域の幅が比較的に広い第１の
領域３５０に形成されることにな＆ −Ｘ 薄いＬ
ＯＣＯＳ絶縁膜２８１上 シリコン基板２１に於いて
′ｉ！Ｊｌの領域３５０の活性領域の幅よりも狭い幅を
有する活性領域が形成される第２の領域３６０に形成さ
れ、４ レジスト２４を除去した後、ＣＶ Ｄ −Ｓ
ｉ２Ｎ４膜２３を除去した領域のシリコン基板２３を、
第１のＬＯＣＯＳ酸化により酸化する（第３Ｂ図）。こ
うして、厚いＬＯＣＯＳ絶縁膜（厚さ６５０ｎｍ） ２
５を形成すも 次にＣＶ Ｄ ５ｉｓＮａ膜２３を除去した眞 第２
のマスク層として、ＣＶ Ｄ ５ｉｓＮａ膜（厚さ１
６０ｎｍ） ２６をシリコン基板２１上に堆積した徽
シリコン基板２１に於いて薄いＬＯＧＯＳ絶縁膜２８を
形成すべき領域上に開口部を有するレジスト２７を形成
し 開口部のＣＶ Ｄ ５ｉｓＮＪ膜２６を異方性エ
ツチング技術により、除去する（第３Ｃ図）。こうして
、パターニングした第２ （Ｄ ＣＶ Ｄ ５ｉｓＮ
ｎ膜２６４戴シＩＪ ：１ン基板２１の第１領域上に於
ける厚、いＬＯＣＯＳｗｌＡ縁膜と第２の領域３６０の
活性領域とを覆うパターンを有していも レジスト２７
を除去したＫ ＣＶＤ５ｉｓＮａ膜２６を除去した領
域（第２の領域３６０の分離領域）のシリコン基板２３
を、第２のＬＯＣＯＳ酸化により酸化すも こうして、
薄いＬＯＣＯＳ絶縁膜（厚さ４００ｎｍ） ２８が形成
されも その徽ＣＶＤ ５ｉｓＮａ膜２６を除去する
（第３Ｄ図）。この後の工程により、ＬＯＣＯＳ絶縁膜
２５．２８の表面は幾分エツチングされ 最終的く 厚
いＬＯＣＯＳ絶縁膜２５ノ厚さは５００ｎｍ！Ｑ 薄
いＬＯＣＯＳｗＡ縁膜２８の厚さは３００ｎｍになっ九
このようく 本実施例の製造方法によってｋ 厚いＬ
ＯＣＯＳＭ２５と薄いＬＯＣＯＳ絶縁膜２８と方丈 同
一シリコン基板２１上に容易に作成され島 前述のいず
れの実施例についてＬ 厚いＬＯＣＯＳ絶縁膜を形成す
る部分を定義するパターンと、薄いＬＯＣＯＳｗＡ縁膜
を形成する部分を定義するパターンと力（各々のパター
ンに対応した互いに異なる２種類のフォトマスクを用い
ることにより、シリコン基板上のレジストに転写されも
従って、これらの２種類のパターンの位置が相互にず
れる可能性があり、このズレ（飄 レベル間アライメン
ト精度に依存する。
が２．０×１０１″イオン／ｃｍ”とし九 周辺回路部
の分離領域に注入されたボロン（よ メモリセル部の分
離領域に注入されたボロンよりも長時間の熱処理を受け
ることになるたへ 周辺回路部のｎチャネルストップ１
１２より仮 メモリセル部のｎチャネルストップ１１３
の方が高濃度となａ レジスト１５を除去した抵 シリ
コン基板１０５に於いて５ｉｓＮａ膜１３に覆われてい
ない領域の表面を選択的に酸化する（第２のＬＯＧＯ５
酸化）。この酸化工程により、第１のＬＯＣＯＳ酸化に
より形成されていた酸化膜は厚いＬＯＣＯＳ絶縁膜２に
成長し ま？＝ シリコン基板１０５の第２の領域１
６０に於いては 分離領域に薄いＬＯＣＯＳ絶縁膜１が
形成される（第２Ｅ図）。厚いＬＯＣＯＳ絶縁膜２の厚
さは、 第１のＬＯＣＯＳ酸化と第２のＬＯＣＯＳ酸化
との両方に依存するの致 双方の酸化条件を調節するこ
とにより、所望の厚さを有するＬＯ，Ｃ（＞、Ｓ絶縁膜
が最終的に得られも 本実施例では、 厚いＬＯＣＯＳ
絶縁膜２の厚さを５ｏｏｎａ 薄いＬＯＣＯＳ絶縁膜１
の厚さを３００ｎｍとするため置 第１のＬＯＣＯＳｌ
ｊ化で成長する酸化膜の当初の厚さを４００ｎｍとじへ
また 第２のＬＯＣＯＳ酸化で成長する薄いＬＯＣＯ
Ｓ絶縁膜ｌ絶縁膜跡厚さを４００ｎｍとした 第１のＬ
ＯＣＯＳ酸化で成長した酸化膜（友 第２のＬ○ＣＯＳ
酸化ス その厚さが４００ｎｍから６５Ｏｒ＋ｍへ成長
し島 後のエツチング工程等により、厚いＬＯＣＯＳ絶
縁膜２及び薄いＬＯＧＯ５絶縁膜１の表面は幾分エツチ
ングされてしまうたべ 厚いＬＯＣＯＳ絶縁膜２及び薄
いＬＯＣＯＳ絶縁膜ｌ絶縁膜法 各々、最終的に５００
ｎｍ、３００ｎｍになりへ 上述の方法により、互いに
異なる厚さを有するＬＯＣＯＳ絶縁膜ｌ絶縁膜跡同一シ
リコン基板１０５の表面に形成され＆ ５ｉＪａ膜１
３を除去した後、ｎ型ＭＯＳトランジスタ１０１の短チ
ヤネル効果を抑制するため＆ミｎ型ＭＯ８）ランジスタ
１０１を形成する領域のシリコン基板１０５へ 加速
エネルギが１６０ＫｅＶ、ドーズ４、ＯＸ １０”イオ
ン７ａｍ”の条件℃ ボロンを選択的に注入すム 注入
されたボロン（友 バンチスルーストップ１１４として
機能すｋｎ型ＭＯＳトランジスタ１０１の閾値電圧は、
ｐウェル濃度により最適化されているのて 特別に閾
値電圧調整のためのイオン注入は行わなかった レジス
ト（不図示）を除去した後、ｐ型ＭＯＳトランジスタ１
０２の閾値電圧を調整するためく ｐ型ＭＯ３）ランジ
スタ１０２を形成する領域のシリコン基板１０５り
加速エネルギが５０ＫｅＶ、ドーズ４．０Ｘ１０”イオ
ン／ｃｍ”の条件玄ＢＦｓを選択的に注入し九 活性領
域の表面にゲート酸化膜（厚さ１６ｎｍ） １１６を形
成した後、ワード線となるポリシリコン膜（厚さ２００
ｎｍ） １１７をゲート酸化膜１１６及びＬＯＣＯＳ絶
縁膜１、２上に堆積し丸ポリシリコン膜１１７に導電性
を与えるためポリシリコン膜１１７にリンを拡散した後
、ポリシリコン膜１１７上にＣＶＤ−酸化膜（厚さ２０
０ｎｍ） １１８を堆積する（第２Ｆ図）。通常のフォ
トリソグラフィ技術により、ＣＶＤ酸化膜１１８及びポ
リシリン！１１７を、ワード線３の配線パターンを有す
る形状にバターニングし これをマスクとして異方性エ
ツチングを行な（＼ ワード線３を形成すも このあと
、ＬＤＤ形成のたべ シリコン基板１０５に於いてｎ型
ＭＯＳトランジスタを形成する領域へ 加速エネルギが
４０ＫｅＶ、 ドーズ２．０Ｘ１０”イオン／ｃｍ”
の条件見リンを注入し九 シリコン基板１０５上にＣＶ
Ｄ１ｌ化膜（厚さ２００ｎｍ）を堆積した徽 異方性エ
ツチング技術であるＲＩＥ（リアクティブイオンエツチ
ング）により、ＣＶＤ酸化膜の大部分が除去されワード
線３の側面に残ったＣＶＤ酸化膜がサイドウオール１２
１となも 周辺回路部の口型ＭＯＳトランジスタ１０１
を形成する活性領域１′、加速エネルギが４０ＫｅＶ、
ドーズ６．０ＸＩＯ”イオン／ｃｍ”ノ条件でヒ素
を注入し ま？＝ ｐ型Ｍ ＯＳ １０２を形成する
活性領域番ζ 加速エネルギが４０Ｋｅ’／、ドーズ４
．ＯＸ １０”イオン／ｃｍ”の条件’ｔ’、 ＢＦ
＊を注入すム こうして、ＭＯＳトランジスタ１０１１
０２のソース／ドレインがシリコン基板１０５中に形成
される（第２Ｇ図）。接合リーク等を原因とする電荷保
持時間の短縮を防止するた八 メモリセル部のＭＯＳト
ランジスタ１０６が形成される活性領域に（え ソース
／ド１ツイン形成用のイオン注入は行わなかつ九 ＣＶ
Ｄ−酸化膜（厚さ５０ｎｍ）とＢＰＳＧ膜（厚さ４００
ｎｍ）を、この順番でシリコン基板１０５上に堆積し
これらの２膜からなる層間絶縁膜１２３を形成すも こ
の抵９００℃で３０分阻 シリコン基板１０５に熱処理
を施すことにより、ＢＰＳＧ膜のりフローを行なう。リ
フローの結果 層間絶縁膜１２３は平坦化されａ 次鳳
スイッチングトランジスタであるｎ型ＭＯＳトランジ
スタ１０６と後工程で形成されるビット線４とを接続す
るためのコンタクトホールを絶縁膜１２３中に形成した
抵 ビット線４となるポリシリコン膜（厚さ９０ｎｍ）
とタングステンシリサイド膜（ＷＳｉ２．マ、厚さ２０
０ｒ＋ｍ）を、順次絶縁膜上に堆積すもポリシリコン膜
とタングステンシリサイド膜とからなる２層膜（ポリサ
イド膜）（ヨ ビット線４の形状にバターニングされ
ビット線４が形成される（第２Ｈ図）。ビット線４の
配線抵抗を低減するためく タングステンシリサイド膜
を堆積する前く 加速エネルギが８０ Ｋ ｅ Ｖ、
ドーズ１．ＯＸ ｔｏ”イオン／Ｃ１！ｌ１１の条件
で、ヒ素をポリシリコン族に注入す＆ ＣＶＤ酸化膜
（厚さ５０ｎｍ）とＢＰＳＧ膜（厚さ４００ｎｍ）を、
順次 シリコン基板１０５上に堆積上 これらの２膜か
らなる眉間絶縁膜１２４を形成する。 このａ ９０
０℃で３０分限 シリコン基板１０５に熱処理を施すこ
とにより、Ｂ、、ＰＳ、、Ｇ膜のりフローを行なう。リ
フローの結果 層間絶縁膜１２４は平坦化されも 層間
絶縁膜１２４上にキャパシタを形成する前（ζ ｎ形Ｍ
Ｏ３）ランジスタ１０６とストレージノードとを接続す
るためのコンタクトホールを層間絶縁膜１２４°に形成
すも 導電性を有するポリシリコン層（厚さ５００ｎｍ
）を層間絶縁膜１２４上に堆積した爽 該導電性ポリシ
リコン層をバターニングニストレージノード７を形成す
も 容量酸化膜６として、酸化膜換算で７膜ｍから８膜
ｍの厚さを有するＯＮＯ膜をストレージノード７上に形
成する（第２工図）。容量酸化膜６を覆うようにして導
電性ポリシリコン膜（厚さ２００ｎｍ）をシリコン基板
１０５上に堆積した喪 該導電性ポリシリコン膜をバタ
ーニングし プレート電極８を形成すも 層間絶縁ｇ
１２５をシリコン基板１０５上に堆積ｕ 層間絶縁ｌＩ
！１２３．１２４．１２５にコンタクトホールを形成し
た後、金属配線９．１０を層間絶縁膜１２５上に形成す
も 上述の製造方法により、第１Ａ図のＤＲＡＭが製造
されも 本実施例では 同−ｐウェル内に形成された周
辺回路部のｎチャネルストップと、メモリセル部内のｎ
チャネルストップく 濃度差を設けた力（周辺回路部が
形成されるｐウェルと、メモリセル部が形成されるｐウ
ェルとの聞く 濃度差を設けてもよｔｌ 具体的には
厚いＬＯＣＯＳ絶縁膜の下方に於ける不純物濃度より
Ｌ 薄いＬＯＣＯＳ絶縁膜の下方に於ける不純物濃度を
高くしてもよ〜 第５図は、 厚いＬＯＧＯＳ絶縁膜（
厚さ５００ｎｍ）により分離されたＭＯＳトランジスタ
と薄いＬＯＣＯＳ絶縁膜（厚さ３００ｎｍ）のＭＯＳ＋
−ランジスタ特性の一つ（閾値電圧のチャネル幅依存性
）を示すグラフであへ 第５図に示すよう置薄いＬＯＣ
ＯＳ絶縁膜により分離されたＭＯＳ）ランジスタのトラ
ンジスタ特性に１え チャネル幅（設計値）が約１．０
μｍ以下になるまで狭チャネル効果が全く生じていなｌ
、％ これ（よ バーズビークの入り込みが抑制され
ることにより、活性領域の実質的な幅の大きな減少が防
止されたからであム第６図ζ戴 厚いＬＯＣＯＳ絶縁
膜（厚さ５００ｎｍ）と薄いＬＯＣＯＳ絶縁膜（厚さ３
００ｎｍ）とについての素子分離特性（素子分離耐圧の
分離領域幅依存性）を示すグラフであも 第６図に示す
ようく 厚いＬＯＣＯＳ絶縁膜の素子分離耐圧（友 薄
いＬＯＣｏＳ絶縁膜の素子分離耐圧に比較して、１．５
倍以上高（〜 第５図及び第６図から明かなようく 従
来技術で（表 メモリセル部のＭＯＳトランジスタの狭
チャネル効果を防止すべく、ＬＯＣＯＳ絶縁膜の厚さを
薄くすると（例え（′Ｌ 厚さ３００ｎｍとすると）、
周辺回路部の素子分離特性が悪くなり、逆く素子分離特
性を向上させるべく、ＬＯＧＯ５絶縁膜の厚さを厚くす
るとく例え（二 厚さ５００ｎｍとする）、メモリセル
部のＭＯＳ）ランジスタに狭チャネル効果が生じという
問題があａ しかし 本発明によれＩＬ 上記問題が
解決された高性能の半導体装置が提供されも 第１Ａ図
に示された第１の実施例はＤＲＡＭである方丈 本発明
＋、ｔ、ＤＲＡＭ以外の半導体装置に適用することも可
能である。以下！、−第３Ａ図〜第３Ｄ図を参照して、
本発明の第２の実施例を説明すも ま云 シリコン基板
２１上＆へ 保護膜として酸化膜（厚さ２０ｎｍ） ！
、 第１のマスク層としてＣＶ Ｄ −５ｉｓＮ４膜（
厚さ１６０ｎｍ）２３を順次堆積した喪 シリコン基板
２１に於いて厚いＬＯＣＯＳ絶縁膜２５を形成すべき領
域上に開口部を有するレジスト２４を形成し 開口部の
ＣＶＤ５ｉｓＮａ膜２３を異方性エツチング技術により
除去する（第３Ａ図）。第１の実施例と同様に本実施例
に於いてｋ 厚いＬＯＣＯＳ絶縁膜２５（表 シリコ
ン基板２１に於いて活性領域の幅が比較的に広い第１の
領域３５０に形成されることにな＆ −Ｘ 薄いＬ
ＯＣＯＳ絶縁膜２８１上 シリコン基板２１に於いて
′ｉ！Ｊｌの領域３５０の活性領域の幅よりも狭い幅を
有する活性領域が形成される第２の領域３６０に形成さ
れ、４ レジスト２４を除去した後、ＣＶ Ｄ −Ｓ
ｉ２Ｎ４膜２３を除去した領域のシリコン基板２３を、
第１のＬＯＣＯＳ酸化により酸化する（第３Ｂ図）。こ
うして、厚いＬＯＣＯＳ絶縁膜（厚さ６５０ｎｍ） ２
５を形成すも 次にＣＶ Ｄ ５ｉｓＮａ膜２３を除去した眞 第２
のマスク層として、ＣＶ Ｄ ５ｉｓＮａ膜（厚さ１
６０ｎｍ） ２６をシリコン基板２１上に堆積した徽
シリコン基板２１に於いて薄いＬＯＧＯＳ絶縁膜２８を
形成すべき領域上に開口部を有するレジスト２７を形成
し 開口部のＣＶ Ｄ ５ｉｓＮＪ膜２６を異方性エ
ツチング技術により、除去する（第３Ｃ図）。こうして
、パターニングした第２ （Ｄ ＣＶ Ｄ ５ｉｓＮ
ｎ膜２６４戴シＩＪ ：１ン基板２１の第１領域上に於
ける厚、いＬＯＣＯＳｗｌＡ縁膜と第２の領域３６０の
活性領域とを覆うパターンを有していも レジスト２７
を除去したＫ ＣＶＤ５ｉｓＮａ膜２６を除去した領
域（第２の領域３６０の分離領域）のシリコン基板２３
を、第２のＬＯＣＯＳ酸化により酸化すも こうして、
薄いＬＯＣＯＳ絶縁膜（厚さ４００ｎｍ） ２８が形成
されも その徽ＣＶＤ ５ｉｓＮａ膜２６を除去する
（第３Ｄ図）。この後の工程により、ＬＯＣＯＳ絶縁膜
２５．２８の表面は幾分エツチングされ 最終的く 厚
いＬＯＣＯＳ絶縁膜２５ノ厚さは５００ｎｍ！Ｑ 薄
いＬＯＣＯＳｗＡ縁膜２８の厚さは３００ｎｍになっ九
このようく 本実施例の製造方法によってｋ 厚いＬ
ＯＣＯＳＭ２５と薄いＬＯＣＯＳ絶縁膜２８と方丈 同
一シリコン基板２１上に容易に作成され島 前述のいず
れの実施例についてＬ 厚いＬＯＣＯＳ絶縁膜を形成す
る部分を定義するパターンと、薄いＬＯＣＯＳｗＡ縁膜
を形成する部分を定義するパターンと力（各々のパター
ンに対応した互いに異なる２種類のフォトマスクを用い
ることにより、シリコン基板上のレジストに転写されも
従って、これらの２種類のパターンの位置が相互にず
れる可能性があり、このズレ（飄 レベル間アライメン
ト精度に依存する。
このよう（ζ シリコン基板の第１の領域と第２の領域
に於いて、活性領域のパターンが相互にずれると、下記
の問題が生じも −例として、配線パターンをシリコン
基板上のレジストに転写するため！ζ 配線パターンの
位置合わせ方丈 シリコン基板の分離領域と活性領域と
からなるパターン（素子分離パターン）に対して行われ
る場合を考える。
に於いて、活性領域のパターンが相互にずれると、下記
の問題が生じも −例として、配線パターンをシリコン
基板上のレジストに転写するため！ζ 配線パターンの
位置合わせ方丈 シリコン基板の分離領域と活性領域と
からなるパターン（素子分離パターン）に対して行われ
る場合を考える。
第２の領域の厚いＬＯＣＯＳ膜のパターンと第１の領域
の薄いＬＯＣＯＳ絶縁膜のパターンとが相互にずれてい
ると、第１の領域のアライメントマークを基準にアライ
メントが行われると、第１の領域の素子の位置と配線の
位置は整合していて収第２の領域の素子の位置と配線の
位置とがずれるため（ζ その素子と配線との接続が正
常に行われないという問題が生じも 逆く 第２の領域
のアライメントマークを基準にアライメントが行われる
と、第２の領域の素子の位置と配線の位置は整合してい
て耘 第１の領域の素子の位置と配線の位置とがずれる
ためへ その素子と配線との接続が正常に行われないと
いう問題が生じも 以下へ第４Ａ図〜第４Ｆ図を参照し
なか技 上記問題が生じない第３の実施例を説明すも
まぬ シリコン基板５１上へ 保護膜として酸化膜（厚
さ２０ｒ＋ｍ）５λ第１のマスク層としてＣＶ Ｄ
５ｉｓＮａ膜（厚さ１６０ｎｍ） ５３を順次堆積すも
この後、スパッタ法により酸化膜（厚さ１００ｎＩＩ
Ｉ） ５４をＣＶ Ｄ ５ｉｓＮ４膜５３上に形成す
も シリコン基板５１に於いて薄いＬＯＣＯＳ絶縁膜２
５を形成する領域上にレジスト５５を形成した眞 酸化
膜５４のうちレジスト５５に覆われていない部分を除去
する（第４Ａ図）。レジスト５５を除去した眞 素子分
離パターンを定義するようにバターニングされたレジス
ト５６を、ＣＶＤ−８ｉｓ Ｎｓ膜５３及び酸化膜５４
上に形成する（第４Ｂ図）。
の薄いＬＯＣＯＳ絶縁膜のパターンとが相互にずれてい
ると、第１の領域のアライメントマークを基準にアライ
メントが行われると、第１の領域の素子の位置と配線の
位置は整合していて収第２の領域の素子の位置と配線の
位置とがずれるため（ζ その素子と配線との接続が正
常に行われないという問題が生じも 逆く 第２の領域
のアライメントマークを基準にアライメントが行われる
と、第２の領域の素子の位置と配線の位置は整合してい
て耘 第１の領域の素子の位置と配線の位置とがずれる
ためへ その素子と配線との接続が正常に行われないと
いう問題が生じも 以下へ第４Ａ図〜第４Ｆ図を参照し
なか技 上記問題が生じない第３の実施例を説明すも
まぬ シリコン基板５１上へ 保護膜として酸化膜（厚
さ２０ｒ＋ｍ）５λ第１のマスク層としてＣＶ Ｄ
５ｉｓＮａ膜（厚さ１６０ｎｍ） ５３を順次堆積すも
この後、スパッタ法により酸化膜（厚さ１００ｎＩＩ
Ｉ） ５４をＣＶ Ｄ ５ｉｓＮ４膜５３上に形成す
も シリコン基板５１に於いて薄いＬＯＣＯＳ絶縁膜２
５を形成する領域上にレジスト５５を形成した眞 酸化
膜５４のうちレジスト５５に覆われていない部分を除去
する（第４Ａ図）。レジスト５５を除去した眞 素子分
離パターンを定義するようにバターニングされたレジス
ト５６を、ＣＶＤ−８ｉｓ Ｎｓ膜５３及び酸化膜５４
上に形成する（第４Ｂ図）。
レジスト５６（飄 シリコン基板５１の活性領域上に
形成され 分離領域上には存在しな（ｌ レジスト５６
は シリコン基板５１の第１の領域４５０の素子分離領
域と第２の領域４６０の素子分離領域とを同時に定義す
るパターンを有してい；６．、 ＣＶＤ ５ｉｓＮ
ａ膜５３のうちレジスト５６に覆われていない部分は、
レジスト５６をエツチングマスクとして、エツチング
により完全に除去すも このとき、同時く 酸化膜５４
のうちレジスト５６に覆われていない部分の上部力（あ
る程度エツチングされる（第４Ｃ図）。具体的に（飄
厚さ１６０ｎｍのＣＶ Ｄ−３ｉｓＮａｇ５３に対して
、３０ｎｍの余裕をもって！９０ｎｍ分のエツチングを
行うので、第１の領域４５０）ＣＶ Ｄ −Ｓｉｓ Ｎ
４膜５３ルジスト５６に覆われていない部分は完全に除
去されもこのとき、第２の領域４６０の酸化膜５４の上
面に（表深さ約４ＯｎＩｎの段差が形成される。こうし
て、第１領域上（Ｄ ＣＶ Ｄ −ＳｉａＮ４Ｍ５３ト
第′２の領域４６０上の酸化膜５４とに対して、素子分
離パターンが同時に転写されも レジスト５６を除去し
た眞 第１のしａｃｏｓ＠化により、シリコン基板５１
の第１の領域４５０に酸化膜を形成すも この酸化膜は
後工程の第１）ＬＯＣＯＳ酸化ニヨリ、厚いＬＯＣＯ
Ｓ酸化膜５８に成長すａ 次鳳 シリコン基板５１の第
１の領域４５０上にのみレジスト５７を形成した後、第
２の領域４６０上の酸化膜５４をその表面からエツチン
グすも このエツチング工程終了後、酸化膜５４のうち
分離領域上に存在する部分（薄い部分）を除去し その
分離領域上のＣＶ Ｄ −５ｉｓＮ４膜５３も完全に除
去する（第４Ｅ図）。こうして、シリコン基板５１の第
２の領域４６０の分離領域ｐ面を露出すも一方、酸化膜
５４のうち素子領域上に存在する部分（厚い部分）は完
全には除去されｔ 酸化膜５４が定義する素子分離パタ
ーンがＣＶ Ｄ Ｓｉ＊Ｎ４膜５３に膜厚３れａ 次
く 第２のＬＯＣＯＳ酸化により、シリコン基板５１の
第２の領域４６０の分離領域には薄いＬＯＣＯＳ絶縁膜
５９が成長する（第４Ｆ図）。
形成され 分離領域上には存在しな（ｌ レジスト５６
は シリコン基板５１の第１の領域４５０の素子分離領
域と第２の領域４６０の素子分離領域とを同時に定義す
るパターンを有してい；６．、 ＣＶＤ ５ｉｓＮ
ａ膜５３のうちレジスト５６に覆われていない部分は、
レジスト５６をエツチングマスクとして、エツチング
により完全に除去すも このとき、同時く 酸化膜５４
のうちレジスト５６に覆われていない部分の上部力（あ
る程度エツチングされる（第４Ｃ図）。具体的に（飄
厚さ１６０ｎｍのＣＶ Ｄ−３ｉｓＮａｇ５３に対して
、３０ｎｍの余裕をもって！９０ｎｍ分のエツチングを
行うので、第１の領域４５０）ＣＶ Ｄ −Ｓｉｓ Ｎ
４膜５３ルジスト５６に覆われていない部分は完全に除
去されもこのとき、第２の領域４６０の酸化膜５４の上
面に（表深さ約４ＯｎＩｎの段差が形成される。こうし
て、第１領域上（Ｄ ＣＶ Ｄ −ＳｉａＮ４Ｍ５３ト
第′２の領域４６０上の酸化膜５４とに対して、素子分
離パターンが同時に転写されも レジスト５６を除去し
た眞 第１のしａｃｏｓ＠化により、シリコン基板５１
の第１の領域４５０に酸化膜を形成すも この酸化膜は
後工程の第１）ＬＯＣＯＳ酸化ニヨリ、厚いＬＯＣＯ
Ｓ酸化膜５８に成長すａ 次鳳 シリコン基板５１の第
１の領域４５０上にのみレジスト５７を形成した後、第
２の領域４６０上の酸化膜５４をその表面からエツチン
グすも このエツチング工程終了後、酸化膜５４のうち
分離領域上に存在する部分（薄い部分）を除去し その
分離領域上のＣＶ Ｄ −５ｉｓＮ４膜５３も完全に除
去する（第４Ｅ図）。こうして、シリコン基板５１の第
２の領域４６０の分離領域ｐ面を露出すも一方、酸化膜
５４のうち素子領域上に存在する部分（厚い部分）は完
全には除去されｔ 酸化膜５４が定義する素子分離パタ
ーンがＣＶ Ｄ Ｓｉ＊Ｎ４膜５３に膜厚３れａ 次
く 第２のＬＯＣＯＳ酸化により、シリコン基板５１の
第２の領域４６０の分離領域には薄いＬＯＣＯＳ絶縁膜
５９が成長する（第４Ｆ図）。
このとき、第１のＬＯＣＯＳ＠化により成長した第１の
領域４５０の酸化膜（よ 厚いＬＯＣＯＳ酸化膜５８に
成長すも 本実施例でＬ 第２の実施例と同様の酸化条
件で、ＬＯＣＯＳ酸化を行なう九 このよう（ζ 本実
施例の製造方法によれ（戯 厚いＬｏｃｏｓ絶縁膜５８
と薄いＬＯＣＯＳ絶縁膜５９との位置がずれることなく
分離領域を形成できム な抵 本実施例の酸化膜５４は
、 スパッタ法により形成した膜である力（他の方法
により形成された膜であってもよし この膜として＋Ｌ
ＣＶ Ｄ −３ｉｓＮ４膜５３のエツチングレート
よりも小さなエツチングレートを有し 第１のＬＯＣＯ
Ｓ酸化により形状が変化しないような膜であればよ（〜
従って、通常のＣＶＤ−酸化ＷＸＬ この膜として適
していも発明の詳細 な説明したようく 本発明によれ（救 幅の比較的狭い
活性領域において法 薄いＬＯＣＯＳ絶縁膜を形成する
ことにより、幅の比較的狭い活性領域での良好な素子特
性を達成することができ、また幅の比較的広い活性領域
において（友 厚いＬＯＣＯＳ絶縁膜を形成することに
より、幅の比較的広い活性領域での良好な素子分離特性
を達成することができ、同一基板内で２種類以上のＬＯ
ＣＯＳ絶縁膜厚を共存させることが可能となも
領域４５０の酸化膜（よ 厚いＬＯＣＯＳ酸化膜５８に
成長すも 本実施例でＬ 第２の実施例と同様の酸化条
件で、ＬＯＣＯＳ酸化を行なう九 このよう（ζ 本実
施例の製造方法によれ（戯 厚いＬｏｃｏｓ絶縁膜５８
と薄いＬＯＣＯＳ絶縁膜５９との位置がずれることなく
分離領域を形成できム な抵 本実施例の酸化膜５４は
、 スパッタ法により形成した膜である力（他の方法
により形成された膜であってもよし この膜として＋Ｌ
ＣＶ Ｄ −３ｉｓＮ４膜５３のエツチングレート
よりも小さなエツチングレートを有し 第１のＬＯＣＯ
Ｓ酸化により形状が変化しないような膜であればよ（〜
従って、通常のＣＶＤ−酸化ＷＸＬ この膜として適
していも発明の詳細 な説明したようく 本発明によれ（救 幅の比較的狭い
活性領域において法 薄いＬＯＣＯＳ絶縁膜を形成する
ことにより、幅の比較的狭い活性領域での良好な素子特
性を達成することができ、また幅の比較的広い活性領域
において（友 厚いＬＯＣＯＳ絶縁膜を形成することに
より、幅の比較的広い活性領域での良好な素子分離特性
を達成することができ、同一基板内で２種類以上のＬＯ
ＣＯＳ絶縁膜厚を共存させることが可能となも
第１ ＣＡ）図は本発明の第１の実施例を示す断面は第
１ （Ｂ）図は第１（Ａ）図のＢ−Ｂ線平面医 第２（
Ａ）図〜第２ＣＩ）図は第１の実施例の製造方法を説明
するための工程断面図 第３（Ａ）図〜第３（Ｄ）図は
第２の実施例を説明するための工程断面に 第４（Ａ）
図〜第４（Ｆ）図は第３の実施例を説明するための工程
断面は 第５図は厚いＬＯＧＯ５絶縁膜により分離され
たＭＯＳと薄いＬＯＧＯ５絶縁膜により分離されたＭＯ
８ｈランジスタの閾値電圧のチャネル幅依存性を示すグ
ラス 第６図は厚いＬＯＣＯＳ絶縁膜と薄いＬＯＧＯ５
絶縁膜とについての素子分離特性（素子分離耐圧の分離
領域幅依存性）を示すグラフ、第７（Ａ）図、第７（Ｂ
）図は従来例を説明するための工程断面図であも ｌ・・・・薄いＬＯＣＯＳ絶縁風 ２・・・・厚いＬＯ
ＣＯＳ絶縁［１５０・・・・周辺回路服１６０・・・・
メモリセル虱
１ （Ｂ）図は第１（Ａ）図のＢ−Ｂ線平面医 第２（
Ａ）図〜第２ＣＩ）図は第１の実施例の製造方法を説明
するための工程断面図 第３（Ａ）図〜第３（Ｄ）図は
第２の実施例を説明するための工程断面に 第４（Ａ）
図〜第４（Ｆ）図は第３の実施例を説明するための工程
断面は 第５図は厚いＬＯＧＯ５絶縁膜により分離され
たＭＯＳと薄いＬＯＧＯ５絶縁膜により分離されたＭＯ
８ｈランジスタの閾値電圧のチャネル幅依存性を示すグ
ラス 第６図は厚いＬＯＣＯＳ絶縁膜と薄いＬＯＧＯ５
絶縁膜とについての素子分離特性（素子分離耐圧の分離
領域幅依存性）を示すグラフ、第７（Ａ）図、第７（Ｂ
）図は従来例を説明するための工程断面図であも ｌ・・・・薄いＬＯＣＯＳ絶縁風 ２・・・・厚いＬＯ
ＣＯＳ絶縁［１５０・・・・周辺回路服１６０・・・・
メモリセル虱
Claims (12)
- （１）半導体基板に形成された複数の活性領域が該半導
体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に分
離されている半導体装置であって、該半導体基板の表面
は、第１の領域と第２の領域とを有しており、該第１の
領域における該ＬＯＣＯＳ絶縁膜の厚さは、該第２の領
域における該ＬＯＣＯＳ絶縁膜の厚さよりも厚い半導体
装置。 - （２）前記半導体基板の前記第１の領域における前記活
性領域の幅は、前記第２の領域における前記活性領域の
幅よりも広い請求項１に記載の半導体装置。 - （３）前記半導体基板の前記第１の領域には周辺回路部
が形成されており、前記第２の領域にはメモリセル部が
形成されている請求項２に記載の半導体装置。 - （４）半導体基板に形成された複数の活性領域が該半導
体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に分
離されている半導体装置であって、該半導体基板の表面
は、第１の領域と第２の領域とを有しており、該第１の
領域と該第２の領域との境界部付近において、該ＬＯＣ
ＯＳ絶縁膜が、その膜厚の変化に基づく段差を有してい
る半導体装置。 - （５）前記半導体基板の前記第１の領域における前記活
性領域の幅は、前記第２の領域における前記活性領域の
幅よりも広い請求項４に記載の半導体装置。 - （６）前記半導体基板の前記第１の領域には周辺回路部
が形成されており、前記第２の領域にはメモリセル部が
形成されている請求項５に記載の半導体装置。 - （７）前記半導体基板に於て、前記ＬＯＣＯＳ絶縁膜の
下方に不純物拡散領域が形成されており、第１の領域に
おける該不純物の濃度が、第２の領域における該不純物
の濃度よりも低い請求項３又は６に記載の半導体装置。 - （８）半導体基板に形成された複数の活性領域が該半導
体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に分
離され 該半導体基板の表面が第１の領域と第２の領域
とを有しており、該第１の領域における該ＬＯＣＯＳ絶
縁膜の厚さが該第２の領域における該ＬＯＣＯＳ絶縁膜
の厚さよりも厚い半導体装置の製造方法であって、第１
のＬＯＣＯＳ酸化により、該半導体基板表面の該第１の
領域の所定部分を選択的に酸化する工程と、第２のＬＯ
ＣＯＳ酸化により、該半導体基板表面の該第２の領域の
所定部分及び該第１の領域の該所定部分を選択的に酸化
する工程と、を包含する半導体装置の製造方法。 - （９）半導体基板に形成された複数の活性領域が該半導
体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に分
離され 該半導体基板の表面が第１の領域と第２の領域
とを有しており、該第１の領域における該ＬＯＣＯＳ絶
縁膜の厚さが該第２の領域における該ＬＯＣＯＳ絶縁膜
の厚さよりも厚い半導体装置の製造方法であって、第１
のＬＯＣＯＳ酸化により、該半導体基板表面の該第１の
領域の所定部分を選択的に酸化する工程と、第２のＬＯ
ＣＯＳ酸化により、該半導体基板表面の該第２の領域の
所定部分を選択的に酸化する工程と、を包含する半導体
装置の製造方法。 - （１０）半導体基板に形成された複数の活性領域が該半
導体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に
分離され、該半導体基板の表面が第１の領域と第２の領
域とを有しており、該第１の領域における該ＬＯＣＯＳ
絶縁膜の厚さが該第２の領域における該ＬＯＣＯＳ絶縁
膜の厚さよりも厚い半導体装置の製造方法であって、該
半導体基板上に酸化防止膜を形成する工程と、該酸化防
止膜をパターニングすることにより、該半導体基板の該
第１の領域において該ＬＯＣＯＳ絶縁膜が形成されるべ
き領域上の該酸化防止膜に開口部を形成する工程と、酸
化工程により、該開口部において露出する該半導体基板
の表面に酸化膜を形成する工程と、該酸化防止膜を更に
パターニングすることにより、該半導体基板の該第２の
領域において該ＬＯＣＯＳ絶縁膜が形成されるべき領域
上の該酸化防止膜に他の開口部を形成する工程と、酸化
工程により、該他の開口部において露出する該半導体基
板の表面に該ＬＯＣＯＳ絶縁膜の比較的薄い部分を形成
し、同時に該第１の領域の該酸化膜を更に成長させるこ
とによって該ＬＯＣＯＳ絶縁膜の比較的厚い部分を形成
する工程と、を包含する半導体装置の製造方法。 - （１１）半導体基板に形成された複数の活性領域が該半
導体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に
分離され、該半導体基板の表面が第１の領域と第２の領
域とを有しており、該第１の領域における該ＬＯＣＯＳ
絶縁膜の厚さが該第２の領域における該ＬＯＣＯＳ絶縁
膜の厚さよりも厚い半導体装置の製造方法であって、該
半導体基板上に第１の酸化防止膜を形成する工程と、該
第１の酸化防止膜をパターニングすることにより、該半
導体基板の該第１の領域に於て該ＬＯＣＯＳ絶縁膜が形
成されるべき領域上の該第１の酸化防止膜に開口部を形
成する工程と、酸化工程により、該開口部において露出
する該半導体基板の表面に該ＬＯＣＯＳ絶縁膜の比較的
厚い部分を形成する工程と、該第１の酸化防止膜を除去
する工程と、該半導体基板上に第２の酸化防止膜を形成
する工程と、該第２の酸化防止膜をパターニングするこ
とにより、該半導体基板の該第２の領域に於て該ＬＯＣ
ＯＳ絶縁膜が形成されるべき領域上の該第２の酸化防止
膜に開口部を形成する工程と、酸化工程により、該開口
部において露出する該半導体基板の表面に該ＬＯＣＯＳ
絶縁膜の比較的薄い部分を形成する工程と、を包含する
半導体装置の製造方法。 - （１２）半導体基板に形成された複数の活性領域が該半
導体基板に形成されたＬＯＣＯＳ絶縁膜により電気的に
分離され、該半導体基板の表面が第１の領域と第２の領
域とを有しており、該第１の領域における該ＬＯＣＯＳ
絶縁膜の厚さが該第２の領域における該ＬＯＣＯＳ絶縁
膜の厚さよりも厚い半導体装置の製造方法であって、該
半導体基板上に酸化防止膜を形成する工程と、該酸化防
止膜上に酸化膜を堆積する工程と、該酸化膜の内、該第
１の領域上に位置する部分を除去する工程と、該半導体
基板において該活性領域が形成されるべき領域上に開口
部を有するレジストを、該酸化膜および該酸化防止膜の
上に形成する工程と、該レジストをマスクとして、該酸
化防止膜及び酸化膜をパターニングすることにより、該
半導体基板の該第１の領域において該ＬＯＣＯＳ絶縁膜
が形成されるべき領域上の該酸化防止膜に開口部を形成
し、該半導体基板の該第２の領域において該ＬＯＣＯＳ
絶縁膜が形成されるべき領域上の該酸化膜を薄くする工
程と、該レジストを除去した後、酸化工程により、該開
口部において露出する該半導体基板の表面に酸化膜を形
成する工程と、エッチング工程により、該酸化膜の薄く
なった部分を除去し、更に該部分の下の該酸化防止膜を
除去し、開口部を該酸化防止膜に形成する工程と、酸化
工程により、該開口部において露出する該半導体基板の
第２の領域に該ＬＯＣＯＳ絶縁膜の比較的薄い部分を形
成し、同時に該第１の領域の該酸化膜を更に成長させる
ことによって該ＬＯＣＯＳ絶縁膜の比較的厚い部分を形
成する工程と、を包含する半導体装置の製造方法。
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