JPH0434306B2 - - Google Patents
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野〕
この発明は、半導体装置の製造方法に関するも
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
ので、特に半導体基板上に形成される半導体素子
の分離技術に係わる。
（従来の技術）
従来、素子分離技術としてLOCOS法が広く知
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
（Si3N4）を形成してバターニングを行なつた後、
上記シリコン窒化膜をマスクにして選択酸化を行
なうことにより素子分離用の厚い絶縁膜を形成す
るものである。
られている。LOCOS法とは、半導体基板上に絶
縁膜を介して耐酸化性膜、例えばシリコン窒化膜
（Si3N4）を形成してバターニングを行なつた後、
上記シリコン窒化膜をマスクにして選択酸化を行
なうことにより素子分離用の厚い絶縁膜を形成す
るものである。
ところで、上記LOCOS法では、バーズビーク
と呼ばれる酸化膜の横方向への成長現象により選
択酸化用マスク材（シリコン窒化膜）の寸法と形
成された素子分離領域の寸法との間に誤差が生じ
る。例えば、シリコン窒化膜の膜厚を2500Å、半
導体基板（シリコン基板）とシリコン程化膜間の
絶縁膜（シリコン酸化膜）の膜厚を1500Å、選択
酸化時の素子分離用絶縁膜の厚さを8000Å、出来
上がり素子分離用絶縁膜の厚さを5000Å〜6000Å
とすると、上記寸法誤差は1.2μｍ〜1.6μｍとな
る。
と呼ばれる酸化膜の横方向への成長現象により選
択酸化用マスク材（シリコン窒化膜）の寸法と形
成された素子分離領域の寸法との間に誤差が生じ
る。例えば、シリコン窒化膜の膜厚を2500Å、半
導体基板（シリコン基板）とシリコン程化膜間の
絶縁膜（シリコン酸化膜）の膜厚を1500Å、選択
酸化時の素子分離用絶縁膜の厚さを8000Å、出来
上がり素子分離用絶縁膜の厚さを5000Å〜6000Å
とすると、上記寸法誤差は1.2μｍ〜1.6μｍとな
る。
この寸法誤差のため、LOCOS法では、電気的
に十分な素子分離用絶縁膜厚を得ようとする場合
の実用的な素子分離領域の幅は2.0μｍ程度が限界
となる。その結果、LOCOS法は2μｍ以下の微細
な素子分離用絶縁膜の形成には向かないという問
題がある。
に十分な素子分離用絶縁膜厚を得ようとする場合
の実用的な素子分離領域の幅は2.0μｍ程度が限界
となる。その結果、LOCOS法は2μｍ以下の微細
な素子分離用絶縁膜の形成には向かないという問
題がある。
また、LOCOS法では、通常、素子分離領域に
寄生トランジスタの導通を防ぐためにイオン注入
等により不純物が導入されるが、この不純物が後
で素子分離用絶縁膜を形成する（通常は熱酸化に
よつて形成される）ときに能動素子トランジスタ
部分にしみ出し、いわゆる狭チヤンネル効果を招
いて素子特性を劣化させるという問題がある。
寄生トランジスタの導通を防ぐためにイオン注入
等により不純物が導入されるが、この不純物が後
で素子分離用絶縁膜を形成する（通常は熱酸化に
よつて形成される）ときに能動素子トランジスタ
部分にしみ出し、いわゆる狭チヤンネル効果を招
いて素子特性を劣化させるという問題がある。
さらに、このLOCOS法では、選択酸化用のマ
スク材の間隔の寸法が小さくなると、素子分離用
絶縁膜の厚さが薄くなるという問題がある。
スク材の間隔の寸法が小さくなると、素子分離用
絶縁膜の厚さが薄くなるという問題がある。
なお、上記寸法誤差の問題に関していえば、予
めこの寸法誤差を考慮にいれて選択酸化用マスク
材の寸法を設定すれば解決できるが、これでは、
マスク材の形成が難しくなるとともにその加工精
度が劣化するという問題がある。しかも、この方
法では、微細な素子分離用絶縁膜を形成しにくい
という問題は何等解決されない。
めこの寸法誤差を考慮にいれて選択酸化用マスク
材の寸法を設定すれば解決できるが、これでは、
マスク材の形成が難しくなるとともにその加工精
度が劣化するという問題がある。しかも、この方
法では、微細な素子分離用絶縁膜を形成しにくい
という問題は何等解決されない。
また、寸法誤差を無くす方法ではないが小さく
する方法として、半導体基板に溝を形成する方法
やLOCOS法に於ける最下層の絶縁膜を除去ある
いは極度に薄くする方法が考えられているが、こ
れらの方法では、素子分離領域の形成時に半導体
基板に結晶欠陥が生じる等の問題がある。
する方法として、半導体基板に溝を形成する方法
やLOCOS法に於ける最下層の絶縁膜を除去ある
いは極度に薄くする方法が考えられているが、こ
れらの方法では、素子分離領域の形成時に半導体
基板に結晶欠陥が生じる等の問題がある。
（発明が解決しようとする問題点）
以上述べたように素子分離領域を形成するため
に従来より使われていたLOCOS法では、選択酸
化用マスク材の寸法と形成された素子分離領域の
寸法との間に誤差が生じるという問題、不純物の
しくみ出しによる狭チヤンネル効果が生じるとい
う問題並びに素子分離領域の寸法が小さくなると
その厚さも薄くなるという問題があつた。
に従来より使われていたLOCOS法では、選択酸
化用マスク材の寸法と形成された素子分離領域の
寸法との間に誤差が生じるという問題、不純物の
しくみ出しによる狭チヤンネル効果が生じるとい
う問題並びに素子分離領域の寸法が小さくなると
その厚さも薄くなるという問題があつた。
そこでこの発明は、結晶欠陥を招くことなくか
つ容易に所望の寸法の素子分離領域を得ることが
でき、しかも狭チヤンネル効果の発生や素子分離
領域の寸法の縮小に伴うその厚さの減少も防止す
ることができる半導体装置の製造方法を提供する
ことを目的とする。
つ容易に所望の寸法の素子分離領域を得ることが
でき、しかも狭チヤンネル効果の発生や素子分離
領域の寸法の縮小に伴うその厚さの減少も防止す
ることができる半導体装置の製造方法を提供する
ことを目的とする。
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、半導体
基板上に該基板から離れるに従つてエツチングレ
ートが早くなる絶縁膜を形成する工程と、この絶
縁膜上に素子分離領域の寸法を規定する第１のマ
スク材膜をを形成する工程と、このマスク材膜を
マスクして等方性エツチングにより上記絶縁膜の
上方領域を削る工程と、このエツチングによつて
形成された部分を第２のマスク材膜によつてマス
クして絶縁膜の下方領域を等方性エツチングによ
り削る工程とを設けるようにしたものである。
基板上に該基板から離れるに従つてエツチングレ
ートが早くなる絶縁膜を形成する工程と、この絶
縁膜上に素子分離領域の寸法を規定する第１のマ
スク材膜をを形成する工程と、このマスク材膜を
マスクして等方性エツチングにより上記絶縁膜の
上方領域を削る工程と、このエツチングによつて
形成された部分を第２のマスク材膜によつてマス
クして絶縁膜の下方領域を等方性エツチングによ
り削る工程とを設けるようにしたものである。
（作用）
上記構成によれば、１回目の等方性エツチング
により素子分離領域の大方の形状が作られ、２回
目の等方性エツチングにより第２のマスク材膜の
変換差を利用して素子分離領域の寸法が第１のマ
スク材膜によつて規定される寸法に合せられる。
により素子分離領域の大方の形状が作られ、２回
目の等方性エツチングにより第２のマスク材膜の
変換差を利用して素子分離領域の寸法が第１のマ
スク材膜によつて規定される寸法に合せられる。
（実施例）
以下、図面を参照してこの発明の一実施例を詳
細に説明する。第１図〜第５図は素子分離用絶縁
膜の製造工程を順次示している。
細に説明する。第１図〜第５図は素子分離用絶縁
膜の製造工程を順次示している。
まず、第１図に示すように、Ｐ型（面方位100）
で比抵抗が10〜20Ω・cmのシリコン基板１１を
950℃の燃焼酸化で酸化することにより、膜厚
1000Åの表面保護用シリコン酸化膜（SiO2膜）
１２を形成する。次に、このシリコン酸化膜１２
上からボロン１３を３×1012cm-2でイオン注入す
ることにより、フイールド反転防止用不純物層１
４を形成する。
で比抵抗が10〜20Ω・cmのシリコン基板１１を
950℃の燃焼酸化で酸化することにより、膜厚
1000Åの表面保護用シリコン酸化膜（SiO2膜）
１２を形成する。次に、このシリコン酸化膜１２
上からボロン１３を３×1012cm-2でイオン注入す
ることにより、フイールド反転防止用不純物層１
４を形成する。
次に、第２図に示すように、CVD法により膜
厚が3500Åの絶縁用シリコン酸化膜（SiO2膜）
１５を形成し、デンシフアイを900℃で行なう。
次に、シリコン酸化膜１５の表面領域（シリコン
基板１１から離れた側の領域）にダメージ層１６
を形成するためにAsイオン１７を40kev、１×
1015cm-2でイオン注入する。
厚が3500Åの絶縁用シリコン酸化膜（SiO2膜）
１５を形成し、デンシフアイを900℃で行なう。
次に、シリコン酸化膜１５の表面領域（シリコン
基板１１から離れた側の領域）にダメージ層１６
を形成するためにAsイオン１７を40kev、１×
1015cm-2でイオン注入する。
この後、次の３つ処理がなされ、第３図に示す
ような状態になる。まず、CVD法により1000Å
以上、例えば1500Åの第１のシリコン窒化膜
（Si3N4）１８を堆積形成する。次に、このシリ
コン窒化膜１８上にフオトレジスト膜１９を形成
し、写真蝕刻法によりパターニングする。次に、
このフオトレジスト膜１９をマスクとして異方性
エツチングによりシリコン窒化膜１８およびシリ
コン酸化膜１５を除去する。但し、シリコン酸化
膜１５に関しては、3000Åのうち1000Å〜500Å
だけ除去することにより、2500Å〜3000Åの膜を
残すようにする。この異方性エツチングにより形
成されるシリコン窒化膜１８の寸法は、後述する
如く、素子分離領域の寸法を規定するものであ
る。
ような状態になる。まず、CVD法により1000Å
以上、例えば1500Åの第１のシリコン窒化膜
（Si3N4）１８を堆積形成する。次に、このシリ
コン窒化膜１８上にフオトレジスト膜１９を形成
し、写真蝕刻法によりパターニングする。次に、
このフオトレジスト膜１９をマスクとして異方性
エツチングによりシリコン窒化膜１８およびシリ
コン酸化膜１５を除去する。但し、シリコン酸化
膜１５に関しては、3000Åのうち1000Å〜500Å
だけ除去することにより、2500Å〜3000Åの膜を
残すようにする。この異方性エツチングにより形
成されるシリコン窒化膜１８の寸法は、後述する
如く、素子分離領域の寸法を規定するものであ
る。
この後、次の３つの処理がなされ、第４図に示
す状態となる。まず、１回目の等方性エツチング
により1000Å〜1500Åの膜厚を残すようにシリコ
ン酸化膜１５を除去する。これにより、シリコン
基板１１上には2000Å〜2500Åのシリコン酸化膜
が残されることになる。また、この等方性エツチ
ングによりシリコン酸化膜１５には所定の傾斜が
付く。これは、シリコン酸化膜１５の表面領域に
形成されたダメージ層１６によつて、この表面領
域のエツチングレートがシリコン基板１１側の領
域のエツチングレートよりも早くなつているから
である。次に、上記等方性エツチングが済むと、
フオトレジスト１９を除去し、1000Å〜1500Åの
第２のシリコン窒化膜２０を堆積形成する。次
に、異方性エツチングを用いてこのシリコン窒化
膜１８及び２０を除去し、第４図に示すようにす
る。このとき、シリコン基板１１上には、500Å
〜1000Å程度のシリコン酸化膜１２を残存させ
る。
す状態となる。まず、１回目の等方性エツチング
により1000Å〜1500Åの膜厚を残すようにシリコ
ン酸化膜１５を除去する。これにより、シリコン
基板１１上には2000Å〜2500Åのシリコン酸化膜
が残されることになる。また、この等方性エツチ
ングによりシリコン酸化膜１５には所定の傾斜が
付く。これは、シリコン酸化膜１５の表面領域に
形成されたダメージ層１６によつて、この表面領
域のエツチングレートがシリコン基板１１側の領
域のエツチングレートよりも早くなつているから
である。次に、上記等方性エツチングが済むと、
フオトレジスト１９を除去し、1000Å〜1500Åの
第２のシリコン窒化膜２０を堆積形成する。次
に、異方性エツチングを用いてこのシリコン窒化
膜１８及び２０を除去し、第４図に示すようにす
る。このとき、シリコン基板１１上には、500Å
〜1000Å程度のシリコン酸化膜１２を残存させ
る。
次に、２回目の等方性エツチングを行ない、シ
リコン酸化膜１２を除去し、シリコン基板１１を
露出させる。最後に第１、第２のシリコン窒化膜
１８，２０を除去する。これにより、第５図に示
すように素子分離領域２１が形成される。この
後、この素子分離領域２１で分離された各活性領
域に、公知の製造プロセスによりMOSトランジ
スタやバイポーラトランジスタ等の素子を形成す
る。
リコン酸化膜１２を除去し、シリコン基板１１を
露出させる。最後に第１、第２のシリコン窒化膜
１８，２０を除去する。これにより、第５図に示
すように素子分離領域２１が形成される。この
後、この素子分離領域２１で分離された各活性領
域に、公知の製造プロセスによりMOSトランジ
スタやバイポーラトランジスタ等の素子を形成す
る。
以上詳述したこの実施例によれば、エツチング
により素子分離領域２１を形成するので、素子分
離領域の寸法をシリコン窒化膜１８で規定される
寸法に一致させることが可能である。これによ
り、2μｍ以下の微細な素子分離領域の形成が可
能となる。
により素子分離領域２１を形成するので、素子分
離領域の寸法をシリコン窒化膜１８で規定される
寸法に一致させることが可能である。これによ
り、2μｍ以下の微細な素子分離領域の形成が可
能となる。
また、上記エツチングが２回の等方性エツチン
グから成るので、オーバーエツチング等を防ぐた
めのエツチングコントロールを２回に分けて行な
うことができ、容易に精度の高いエツチングコン
トロールを行なうことが可能である。
グから成るので、オーバーエツチング等を防ぐた
めのエツチングコントロールを２回に分けて行な
うことができ、容易に精度の高いエツチングコン
トロールを行なうことが可能である。
また、２回目の等方性エツチング時にシリコン
窒化膜２０を使つて素子分離領域２１の寸法を設
定するようになつているので、容易にかつ正確に
所定の寸法を得ることができる。すなわち、寸法
誤差は、第４図に示す状態から等方性エツチング
によりシリコン酸化膜１２を除去する際に生じる
が、この実施例では、シリコン窒化膜２０の膜厚
1000Å〜1500Å分シリコン窒化物１８の片側にプ
ラスの変換差がついているため、２回目の等方性
エツチング時間を制御してエツチングが終了した
時点で、素子分離領域２１のシリコン基板１１側
のエツジＥ１をシリコン窒化膜１８のエツジＥ２
に合せることができるからである。
窒化膜２０を使つて素子分離領域２１の寸法を設
定するようになつているので、容易にかつ正確に
所定の寸法を得ることができる。すなわち、寸法
誤差は、第４図に示す状態から等方性エツチング
によりシリコン酸化膜１２を除去する際に生じる
が、この実施例では、シリコン窒化膜２０の膜厚
1000Å〜1500Å分シリコン窒化物１８の片側にプ
ラスの変換差がついているため、２回目の等方性
エツチング時間を制御してエツチングが終了した
時点で、素子分離領域２１のシリコン基板１１側
のエツジＥ１をシリコン窒化膜１８のエツジＥ２
に合せることができるからである。
また、シリコン酸化膜１５にダメージ層１６を
形成し、エツチングレートの違いを利用して素子
分離領域２１に傾斜を付けるようになつているの
で、配線時等に断線等の事故が発生するのを防ぐ
ことができる。同様に、２回目のエツチングも等
方性エツチングによつて行なうようになつている
ので、素子分離領域２１に於いて、シリコン基板
１１との境界付近にも傾斜を付けることができ、
断線等の事故発生防止効果を高めることができ
る。
形成し、エツチングレートの違いを利用して素子
分離領域２１に傾斜を付けるようになつているの
で、配線時等に断線等の事故が発生するのを防ぐ
ことができる。同様に、２回目のエツチングも等
方性エツチングによつて行なうようになつている
ので、素子分離領域２１に於いて、シリコン基板
１１との境界付近にも傾斜を付けることができ、
断線等の事故発生防止効果を高めることができ
る。
また、１回目の等方性エツチングによつて形成
された部分が２回目の等方性エツチング時にシリ
コン窒化膜２０によつてマスクされるので、２回
目の等方性エツチング時に１回目の等方性エツチ
ングによつて形成された部分の形状が変わつてし
まうのを防ぐことができる。
された部分が２回目の等方性エツチング時にシリ
コン窒化膜２０によつてマスクされるので、２回
目の等方性エツチング時に１回目の等方性エツチ
ングによつて形成された部分の形状が変わつてし
まうのを防ぐことができる。
さらに、この実施例によれば、フイールド反転
防止用不純物層１４を形成した後、シリコン酸化
膜１５およびシリコン窒化物１８をCVD法によ
り形成するので、狭チヤンネル効果の発生を防止
することができる。
防止用不純物層１４を形成した後、シリコン酸化
膜１５およびシリコン窒化物１８をCVD法によ
り形成するので、狭チヤンネル効果の発生を防止
することができる。
また、この実施例によれば、時間の長い酸化工
程がないので結晶欠陥が生じない。
程がないので結晶欠陥が生じない。
また、この実施例によればエツチングによつて
素子分離領域が形成されるので、その寸法が小さ
くなつてもその膜厚が小くなることはない。
素子分離領域が形成されるので、その寸法が小さ
くなつてもその膜厚が小くなることはない。
なお、この発明は先の実施例に限定されるもの
ではなく、例えば、２回目の等方性エツチングに
先だつて、第１、第２のシリコン窒化膜１８，２
０をマスクとして異方性エツチングにより第１、
第２のシリコン酸化膜１２，１５を除去するよう
にしても先の実施例と同様の効果を得ることがで
きることは勿論である。但し、この場合、第１の
シリコン酸化膜１２を例えば100Å以上残すよう
にする。
ではなく、例えば、２回目の等方性エツチングに
先だつて、第１、第２のシリコン窒化膜１８，２
０をマスクとして異方性エツチングにより第１、
第２のシリコン酸化膜１２，１５を除去するよう
にしても先の実施例と同様の効果を得ることがで
きることは勿論である。但し、この場合、第１の
シリコン酸化膜１２を例えば100Å以上残すよう
にする。
また、先の実施例では、絶縁膜としてCVD法
によつて形成されたシリコン酸化膜１５にイオン
注入によりダメージ層１６を形成した単層膜を説
明したが、例えば、CVD法によつて形成された
シリコン酸化膜層とリンガラス膜層との積層膜で
あつてもよい。
によつて形成されたシリコン酸化膜１５にイオン
注入によりダメージ層１６を形成した単層膜を説
明したが、例えば、CVD法によつて形成された
シリコン酸化膜層とリンガラス膜層との積層膜で
あつてもよい。
また、第１、第２のマスク材膜としては、シリ
コン窒化膜１８，２０の他に例えばポリシリコン
膜を用いるようにしてもよいことは勿論である。
コン窒化膜１８，２０の他に例えばポリシリコン
膜を用いるようにしてもよいことは勿論である。
また、先の実施例では、１回目の等方性エツチ
ングの際、シリコン板１１上に2000Å〜2500Åの
シリコン酸化膜を残す場合を説明したが、2500Å
以上の残すようにしてもよいことは勿論である。
ングの際、シリコン板１１上に2000Å〜2500Åの
シリコン酸化膜を残す場合を説明したが、2500Å
以上の残すようにしてもよいことは勿論である。
また、第２のシリコン窒化膜２０の膜厚は、先
の1000Å〜1500Åの範囲で設定する場合に限ら
ず、例えば、500Å〜3000Åろ範囲で設定するよ
うにしてもよいこと勿論である。
の1000Å〜1500Åの範囲で設定する場合に限ら
ず、例えば、500Å〜3000Åろ範囲で設定するよ
うにしてもよいこと勿論である。
さらに、先の実施例では、Ｎ型MOSの半導体
装置の製造にこの発明を適用する場合を説明した
が、Ｐ型MOSやCMOSといつた半導体装置の製
造にも適用可能なことは勿論である。
装置の製造にこの発明を適用する場合を説明した
が、Ｐ型MOSやCMOSといつた半導体装置の製
造にも適用可能なことは勿論である。
以上述べたようにこの発明によれば、結晶欠陥
を招くことなくかつ容易に所望の寸法の素子分離
領域を得ることができ、しかも狭チヤンネル効果
の発生や素子分離領域の寸法の縮小に伴うその厚
さの減少も防止することができる半導体装置の製
造方法を提供することができる。
を招くことなくかつ容易に所望の寸法の素子分離
領域を得ることができ、しかも狭チヤンネル効果
の発生や素子分離領域の寸法の縮小に伴うその厚
さの減少も防止することができる半導体装置の製
造方法を提供することができる。
第１図〜第５図はこの発明の一実施例の工程を
説明するための断面図である。 １１…シリコン基板、１２，１５…シリコン窒
化膜、１３…ボロン、１４…フイールド反転防止
用不純物層、１６…ダメージ層、１７…Asイオ
ン、１８，２０…シリコン窒化膜、１９…フオト
レジスト膜、２１…素子分離領域。
説明するための断面図である。 １１…シリコン基板、１２，１５…シリコン窒
化膜、１３…ボロン、１４…フイールド反転防止
用不純物層、１６…ダメージ層、１７…Asイオ
ン、１８，２０…シリコン窒化膜、１９…フオト
レジスト膜、２１…素子分離領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に表面保護膜を形成する第１の
工程と、 上記表面保護膜上に絶縁膜を形成する第２の工
程と、 上記絶縁膜上に第１のマスク材膜を形成する第
３の工程と、 上記第１のマスク材膜を写真蝕刻法により選択
的に除去する第４の工程と、 この第４の工程によつて選択除去された第１の
マスク材膜をマスクとして上記半導体基板上に第
１の所定膜厚を残すように、異方性エツチングお
よび等方性エツチングを順次実行する第５の工程
と、 上記第１のマスク材膜の写真蝕刻に使つたフオ
トレジスト膜を除去した後、上記第１のマスク材
膜と絶縁膜の上に第２のマスク材膜を形成する第
６の工程と、 上記第２のマスク材膜を異方性エツチングによ
り除去する第７の工程と、 等方性エツチングにより上記半導体基板を露出
させる第８の工程と、 上記第１、第２のマスク材膜を除去する第９の
工程とをを具備したことを特徴とする半導体装置
の製造方法。 ２ 上記絶縁膜は上記半導体基板から離れるに従
つてエツチングレートが早くなるように形成され
ていることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 上記絶縁膜は、上記半導体基板から離れた側
の領域にイオン注入によりダメージ層を形成する
ことにより、この領域が上記半導体基板側の領域
よりもエツチングレートが早くなるように設定さ
れていることを特徴とする特許請求の範囲第２項
記載の半導体装置の製造方法。 ４ 上記絶縁膜は、エツチングレートの異なる複
数の層を積層してなることを特徴とする特許請求
の範囲第２項記載の半導体装置の製造方法。 ５ 上記複数の層はリンガラス膜層とシリコン酸
化膜層であることを特徴とする特許請求の範囲第
４項記載の半導体装置の製造方法。 ６ 上記表面保護膜はシリコン酸化膜であること
を特徴とする特許請求の範囲の範囲第１項記載の
半導体装置の製造方法。 ７ 上記絶縁膜はシリコン酸化膜であることを特
徴とする特許請求の範囲の範囲第１項記載の半導
体装置の製造方法。 ８ 上記第１のマスク材膜はシリコン窒化膜であ
ることを特徴とする特許請求の範囲の範囲第１項
記載の半導体装置の製造方法。 ９ 上記第２のマスク材膜はシリコン窒化膜であ
ることを特徴とする特許請求の範囲の範囲第１項
記載の半導体装置の製造方法。 １０ 上記第１のマスク材膜はポリシリコン膜で
あることを特徴とする特許請求の範囲の範囲第１
項記載の半導体装置の製造方法。 １１ 上記第２のマスク材膜はポリシリコン膜で
あることを特徴とする特許請求の範囲の範囲第１
項記載の半導体装置の製造方法。 １２ 上記第８の工程は、上記第１、第２のマス
ク材膜をマスクとして上記半導体基板上に第２の
所定の膜厚を設定するように異方性エツチングを
実行した後に上記等方性エツチングを行なうこと
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005821A JPS63173340A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
| KR1019880000155A KR910005736B1 (ko) | 1987-01-13 | 1988-01-12 | 반도체장치의 제조방법 |
| US07/320,817 US4885261A (en) | 1987-01-13 | 1989-03-10 | Method for isolating a semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62005821A JPS63173340A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63173340A JPS63173340A (ja) | 1988-07-16 |
| JPH0434306B2 true JPH0434306B2 (ja) | 1992-06-05 |
Family
ID=11621740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62005821A Granted JPS63173340A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4885261A (ja) |
| JP (1) | JPS63173340A (ja) |
| KR (1) | KR910005736B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164337A (en) * | 1989-11-01 | 1992-11-17 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having a capacitor in a stacked memory cell |
| KR930000197B1 (ko) * | 1990-03-06 | 1993-01-11 | 현대전자산업 주식회사 | 필드산화막 형성방법 |
| US5068707A (en) * | 1990-05-02 | 1991-11-26 | Nec Electronics Inc. | DRAM memory cell with tapered capacitor electrodes |
| US5156986A (en) * | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
| US5723348A (en) * | 1994-04-25 | 1998-03-03 | Canon Kabushiki Kaisha | Method of making a light-emitting device |
| KR100249025B1 (ko) * | 1998-03-06 | 2000-03-15 | 김영환 | 반도체장치의 소자분리방법 |
| US10276669B2 (en) * | 2017-01-19 | 2019-04-30 | Infineon Technologies Austria Ag | Sloped field plate and contact structures for semiconductor devices and methods of manufacturing thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
| US4667395A (en) * | 1985-03-29 | 1987-05-26 | International Business Machines Corporation | Method for passivating an undercut in semiconductor device preparation |
-
1987
- 1987-01-13 JP JP62005821A patent/JPS63173340A/ja active Granted
-
1988
- 1988-01-12 KR KR1019880000155A patent/KR910005736B1/ko not_active IP Right Cessation
-
1989
- 1989-03-10 US US07/320,817 patent/US4885261A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR880009415A (ko) | 1988-09-15 |
| JPS63173340A (ja) | 1988-07-16 |
| US4885261A (en) | 1989-12-05 |
| KR910005736B1 (ko) | 1991-08-02 |
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