JPH0131311B2 - - Google Patents
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- JPH0131311B2 JPH0131311B2 JP8937180A JP8937180A JPH0131311B2 JP H0131311 B2 JPH0131311 B2 JP H0131311B2 JP 8937180 A JP8937180 A JP 8937180A JP 8937180 A JP8937180 A JP 8937180A JP H0131311 B2 JPH0131311 B2 JP H0131311B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、小型のベース領域を有する半導体装
置を製造する方法の改良に関する。
置を製造する方法の改良に関する。
通常、バイポーラ・トランジスタに於けるベー
ス領域近傍の構造は第１図に見られるものが標準
的である。即ち、１′はｎ型シリコン半導体基板
（或いは層）、２′はフイールド用二酸化シリコン
絶縁膜、３′はｐ型ベース領域、４′はn+型エミ
ツタ領域、２A′はベース・コンタクト窓である。
ス領域近傍の構造は第１図に見られるものが標準
的である。即ち、１′はｎ型シリコン半導体基板
（或いは層）、２′はフイールド用二酸化シリコン
絶縁膜、３′はｐ型ベース領域、４′はn+型エミ
ツタ領域、２A′はベース・コンタクト窓である。
さて、このようなトランジスタに於いてはベー
ス・コンタクト部分とエミツタ領域４′との間に
かなり高い値の抵抗RBが存在し、これを外部ベ
ース抵抗と呼んでいる。また、ベース領域３′と
基板１′との間で形成されるp.n接合のうち、矢印
で指示した部分はベース本来の動作にとつて不要
なものであり、かえつて寄生容量を増加させる原
因となつている。これ等は半導体装置の動作速度
を低下させ、或いは高密化を妨げている。
ス・コンタクト部分とエミツタ領域４′との間に
かなり高い値の抵抗RBが存在し、これを外部ベ
ース抵抗と呼んでいる。また、ベース領域３′と
基板１′との間で形成されるp.n接合のうち、矢印
で指示した部分はベース本来の動作にとつて不要
なものであり、かえつて寄生容量を増加させる原
因となつている。これ等は半導体装置の動作速度
を低下させ、或いは高密化を妨げている。
そこで、近年、第２図乃至第６図に見られる過
程を経て、第７図に見られる半導体装置を得る技
術が開発されている。次に、これ等の図を参照し
つつ説明する。
程を経て、第７図に見られる半導体装置を得る技
術が開発されている。次に、これ等の図を参照し
つつ説明する。
第２図に見られるように、ｎ型シリコン半導体
基板１にフイールド用二酸化シリコン絶縁膜２を
形成し、それをパターニングしてベース領域形成
用窓を作製してから硼素を導入してｐ型ベース領
域３を形成する。その上にノン・ドープ多結晶シ
リコン膜４、窒化シリコン膜（第１絶縁膜）５、
二酸化シリコン膜（第２絶縁膜）６のそれぞれを
順次成長させる。
基板１にフイールド用二酸化シリコン絶縁膜２を
形成し、それをパターニングしてベース領域形成
用窓を作製してから硼素を導入してｐ型ベース領
域３を形成する。その上にノン・ドープ多結晶シ
リコン膜４、窒化シリコン膜（第１絶縁膜）５、
二酸化シリコン膜（第２絶縁膜）６のそれぞれを
順次成長させる。
第３図に見られるように、二酸化シリコン膜６
のパターニングを行ない、エミツタ領域形成部を
覆つているもの以外は除去し、次に、硼素イオン
（B+）を多結晶シリコン膜４に高ドーズ量で注入
しp+型化する。このとき、基板１の表面もp+型
化される。
のパターニングを行ない、エミツタ領域形成部を
覆つているもの以外は除去し、次に、硼素イオン
（B+）を多結晶シリコン膜４に高ドーズ量で注入
しp+型化する。このとき、基板１の表面もp+型
化される。
第４図に見られるように、二酸化シリコン膜６
をマスクにして窒化シリコン膜５のエツチングを
行ない、引続きサイド・エツチングを行なう。こ
れに依り、多結晶シリコン膜４に於いてはp+型
部分とノン・ドープ部分の境界が露出される。
をマスクにして窒化シリコン膜５のエツチングを
行ない、引続きサイド・エツチングを行なう。こ
れに依り、多結晶シリコン膜４に於いてはp+型
部分とノン・ドープ部分の境界が露出される。
第５図に見られるように、前記境界をエツチン
グして溝４Ａを形成する。このような溝４Ａを形
成できるのは、ノン・ドープの多結晶シリコンの
方がドープされた多結晶シリコンよりエツチング
速度が４〜５倍も早いことに基因している。
グして溝４Ａを形成する。このような溝４Ａを形
成できるのは、ノン・ドープの多結晶シリコンの
方がドープされた多結晶シリコンよりエツチング
速度が４〜５倍も早いことに基因している。
第６図に見られるように、二酸化シリコン膜６
を除去してから、多結晶シリコン膜４の露出され
ている表面に二酸化シリコン絶縁膜７を形成す
る。
を除去してから、多結晶シリコン膜４の露出され
ている表面に二酸化シリコン絶縁膜７を形成す
る。
第７図に見られるように、窒化シリコン膜５を
除去してから燐イオン（P+）又は硼素イオン
（As+）を注入して多結晶シリコン膜のノン・ド
ープ部分をn+型化するとともにn+型エミツタ領
域８を形成する。第７図では、p+型多結晶シリ
コン膜をベース・コンタクト層４′、n+型多結晶
シリコン膜をエミツタ・コンタクト層４″として
表わしてある。この後、通常のようにして金属ベ
ース電極９Ｂ、金属エミツタ電極９Ｅ、その他電
極・配線を形成して完成する。
除去してから燐イオン（P+）又は硼素イオン
（As+）を注入して多結晶シリコン膜のノン・ド
ープ部分をn+型化するとともにn+型エミツタ領
域８を形成する。第７図では、p+型多結晶シリ
コン膜をベース・コンタクト層４′、n+型多結晶
シリコン膜をエミツタ・コンタクト層４″として
表わしてある。この後、通常のようにして金属ベ
ース電極９Ｂ、金属エミツタ電極９Ｅ、その他電
極・配線を形成して完成する。
このようにして作製した半導体装置は、ベース
領域３そのものが小型でよいこと、ベース・コン
タクト層４′と接する基板１の表面はp+型化され
ていることなどから、ベース・コレクタ容量C0b
が小さく、外部ベース抵抗RBも小さい。従つて、
装置の動作速度は向上し、また、集積性も向上す
るものである。
領域３そのものが小型でよいこと、ベース・コン
タクト層４′と接する基板１の表面はp+型化され
ていることなどから、ベース・コレクタ容量C0b
が小さく、外部ベース抵抗RBも小さい。従つて、
装置の動作速度は向上し、また、集積性も向上す
るものである。
ところで、前記半導体装置を製造する際には制
御面に於いて若干の注意が必要である。即ち、第
４図に関して説明した工程で、窒化シリコン膜５
のサイド・エツチングを行なつているが、これは
多結晶シリコン膜４のp+型部分とノン・ドープ
部分の境界面が確実に露出されるようにしなけれ
ばならない。この場合、エツチング時間が短いと
境界面は現われないし、長過ぎると必要なエミツ
タ面積が得られなくなる。更に、多結晶シリコン
膜４のp+型部分とノン・ドープ部分との境界部
は、第５図に示すエツチングの際急峻な立上がり
形状を有し、かかる部分においてエミツタ電極引
出し部の断線を生じ易い。
御面に於いて若干の注意が必要である。即ち、第
４図に関して説明した工程で、窒化シリコン膜５
のサイド・エツチングを行なつているが、これは
多結晶シリコン膜４のp+型部分とノン・ドープ
部分の境界面が確実に露出されるようにしなけれ
ばならない。この場合、エツチング時間が短いと
境界面は現われないし、長過ぎると必要なエミツ
タ面積が得られなくなる。更に、多結晶シリコン
膜４のp+型部分とノン・ドープ部分との境界部
は、第５図に示すエツチングの際急峻な立上がり
形状を有し、かかる部分においてエミツタ電極引
出し部の断線を生じ易い。
本発明は、前記改良された半導体装置を製造す
るに際し、窒化シリコン膜のサイド・エツチング
を不要となし、この種半導体装置を容易に製造で
きるようにする方法を提供するものであり、以下
をこれ詳細に説明する。
るに際し、窒化シリコン膜のサイド・エツチング
を不要となし、この種半導体装置を容易に製造で
きるようにする方法を提供するものであり、以下
をこれ詳細に説明する。
第８図乃至第１３図は本発明一実施例の工程を
説明する為の工程途中に於ける半導体装置の要部
側断面図である。次に、これ等の図を参照しつつ
記述するが、二酸化シリコン膜６のパターニング
してから硼素イオンを高ドーズ量で多結晶シリコ
ン膜４に注入し選択的にp+型化するまでは従来
例と変りないのでその説明は省略する。尚、第１
図乃至第７図に関して説明した部分と同部分は同
記号で指示してある。
説明する為の工程途中に於ける半導体装置の要部
側断面図である。次に、これ等の図を参照しつつ
記述するが、二酸化シリコン膜６のパターニング
してから硼素イオンを高ドーズ量で多結晶シリコ
ン膜４に注入し選択的にp+型化するまでは従来
例と変りないのでその説明は省略する。尚、第１
図乃至第７図に関して説明した部分と同部分は同
記号で指示してある。
第８照参照
(1) 二酸化シリコン膜６をパターニングした際に
用いたフオト・レジスト膜１１をそのままにし
て蒸着法を適用して厚さ例えば3000〔Å〕程度
の多結晶シリコン膜（マスク膜）１２を形成す
る。
用いたフオト・レジスト膜１１をそのままにし
て蒸着法を適用して厚さ例えば3000〔Å〕程度
の多結晶シリコン膜（マスク膜）１２を形成す
る。
第９図参照
(2) フオト・レジスト膜１１を溶解してリフト・
オフ法に依る多結晶シリコン膜１２のパターニ
ングを行なう。
オフ法に依る多結晶シリコン膜１２のパターニ
ングを行なう。
(3) 多結晶シリコン膜１２を蒸着で形成したまま
であるとエツチング・レートが大でマスクとし
て好ましくない為、乾燥窒素中にて温度〜500
〔℃〕程度でアニールする。
であるとエツチング・レートが大でマスクとし
て好ましくない為、乾燥窒素中にて温度〜500
〔℃〕程度でアニールする。
(4) 弗酸（HF）系エツチング液を用いて二酸化
シリコン膜６に軽度のエツチングを加える。こ
れに依り、二酸化シリコン膜６と多結晶シリコ
ン膜１２との間に隙間６′が形成される。
シリコン膜６に軽度のエツチングを加える。こ
れに依り、二酸化シリコン膜６と多結晶シリコ
ン膜１２との間に隙間６′が形成される。
第１０図参照
(5) エミツタ領域となるべき部分を覆つている二
酸化シリコン膜６を残し他を除去する。この場
合、勿論、マスクが必要である。
酸化シリコン膜６を残し他を除去する。この場
合、勿論、マスクが必要である。
(6) 多結晶シリコン膜１２をマスクとして燐酸
（H3PO4）液を用いて窒化シリコン膜１０のエ
ツチングを行なう。
（H3PO4）液を用いて窒化シリコン膜１０のエ
ツチングを行なう。
(7) 窒化シリコン膜１０をマスクにして多結晶シ
リコン膜４のエツチングを行ない、ベース・コ
ンタクト層４ｂ及びエミツタ・コンタクト層４
ｅを形成する。尚、この際、多結晶シリコン膜
１２も除去されてしまう。また、このときのエ
ツチング液としては弗酸＋硝酸系を用いると良
い。
リコン膜４のエツチングを行ない、ベース・コ
ンタクト層４ｂ及びエミツタ・コンタクト層４
ｅを形成する。尚、この際、多結晶シリコン膜
１２も除去されてしまう。また、このときのエ
ツチング液としては弗酸＋硝酸系を用いると良
い。
第１１図参照
(8) 二酸化シリコン膜６をマスクにして窒化シリ
コン膜１０のエツチングを行ない、ベース・コ
ンタクト層４ｂの表面を露出する。
コン膜１０のエツチングを行ない、ベース・コ
ンタクト層４ｂの表面を露出する。
第１２図参照
(9) 二酸化シリコン膜６を除去する。
(10) 熱酸化法を適用して厚さ例えば約2500〔Å〕
の二酸化シリコン膜１３を形成する。
の二酸化シリコン膜１３を形成する。
(11) 窒化シリコン膜１０を除去してエミツタ・コ
ンタクト層４ｅの表面を露出させる。
ンタクト層４ｅの表面を露出させる。
(12) 例えば燐イオンの注入を行なつてエミツタ・
コンタクト層４ｅはn+型にするとともにn+型
エミツタ領域１４を形成する。
コンタクト層４ｅはn+型にするとともにn+型
エミツタ領域１４を形成する。
第１３図参照
(13) 通常のフオト・リソグラフイ技術にて二酸
化シリコン膜１３のパターニングを行ない電極
窓を形成してから例えばアルルミニウム蒸着膜
を形成し、それをパターニングしてエミツタ電
極１５Ｅ、ベース電極１５Ｂその他電極・配線
を形成する。
化シリコン膜１３のパターニングを行ない電極
窓を形成してから例えばアルルミニウム蒸着膜
を形成し、それをパターニングしてエミツタ電
極１５Ｅ、ベース電極１５Ｂその他電極・配線
を形成する。
以上の説明から判るように、本発明に依れば、
多結晶シリコン膜をマスクにして窒化シリコン膜
に溝を形成し、その窒化シリコン膜をマスクにし
てその下の多結晶シリコン膜をエツチングするこ
とに依りエミツタ・コンタクト層とベース・コン
タクト層を形成するものであるから、冒頭に記述
した従来技術に見られるように硼素イオンが注入
された多結晶シリコンとノン・ドープの多結晶シ
リコンとのエツチング・レート差を利用して前記
分離を行なう場合と比較するとベース・コンタク
ト層が薄くなることは絶無であるから、その部分
の抵抗値は低く維持され、また、所要のエミツタ
面積を確保することも容易である。
多結晶シリコン膜をマスクにして窒化シリコン膜
に溝を形成し、その窒化シリコン膜をマスクにし
てその下の多結晶シリコン膜をエツチングするこ
とに依りエミツタ・コンタクト層とベース・コン
タクト層を形成するものであるから、冒頭に記述
した従来技術に見られるように硼素イオンが注入
された多結晶シリコンとノン・ドープの多結晶シ
リコンとのエツチング・レート差を利用して前記
分離を行なう場合と比較するとベース・コンタク
ト層が薄くなることは絶無であるから、その部分
の抵抗値は低く維持され、また、所要のエミツタ
面積を確保することも容易である。
更にまた、エミツタ・コンタクト層及びベー
ス・コンタクト層のエツジはなだらかなテーパを
なし、従来技術に於けるような逆テーパにはなら
ないので、電極・配線を形成した場合の断線発生
を低減することができる。
ス・コンタクト層のエツジはなだらかなテーパを
なし、従来技術に於けるような逆テーパにはなら
ないので、電極・配線を形成した場合の断線発生
を低減することができる。
尚、前記実施例では、窒化シリコン膜に溝を形
成する為のマスタとして多結晶シリコン膜を使用
したが、これを燐酸、硫酸などのエツチング液に
耐性するものであれば良い。
成する為のマスタとして多結晶シリコン膜を使用
したが、これを燐酸、硫酸などのエツチング液に
耐性するものであれば良い。
第１図は通常の装置の要部側断面説明図、第２
図乃至第７図は改良された従来装置を製造する場
合を説明する為の工程要所に於ける装置の要部側
断面説明図、第８図乃至第１３図は本発明一実施
例を説明する為の工程要所に於ける装置の要部側
断面説明図である。 図に於いて、１は基板、２は絶縁膜、３はベー
ス領域、４は多結晶シリコン膜、４ｅはエミツタ
コンタクト層、４ｂはベース・コンタクト層、６
は二酸化シリコン膜、１０は窒化シリコン膜、１
１はフオト・レジスト膜、１２は多結晶シリコン
膜、１３は二酸化シリコン膜、１４はベース領
域、１５Ｅ，１５Ｂは電極である。
図乃至第７図は改良された従来装置を製造する場
合を説明する為の工程要所に於ける装置の要部側
断面説明図、第８図乃至第１３図は本発明一実施
例を説明する為の工程要所に於ける装置の要部側
断面説明図である。 図に於いて、１は基板、２は絶縁膜、３はベー
ス領域、４は多結晶シリコン膜、４ｅはエミツタ
コンタクト層、４ｂはベース・コンタクト層、６
は二酸化シリコン膜、１０は窒化シリコン膜、１
１はフオト・レジスト膜、１２は多結晶シリコン
膜、１３は二酸化シリコン膜、１４はベース領
域、１５Ｅ，１５Ｂは電極である。
Claims (1)
- １ 半導体基板上にベース領域形成部分を露出す
る開口を有する絶縁膜を形成し、次に、多結晶シ
リコン膜を形成し、次に、該多結晶シリコン膜を
エツチングする際のマスクとなる第１絶縁膜を形
成し、次に、エミツタ領域形成部分を覆う第２絶
縁膜を形成し、次に、第１絶縁膜をエツチングす
る為のマスク膜を形成し、次に、該マスク膜と前
記第２絶縁膜との間に隙間を形成し、次に該隙間
を介して前記第１絶縁膜のエツチングを行なつて
溝を形成し、次に、該溝を介して前記多結晶シリ
コン膜をエツチングして分断しエミツタ・コンタ
クト層及びベース・コンタクト層を形成する工程
が含まれてなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937180A JPS5713759A (en) | 1980-06-30 | 1980-06-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8937180A JPS5713759A (en) | 1980-06-30 | 1980-06-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713759A JPS5713759A (en) | 1982-01-23 |
| JPH0131311B2 true JPH0131311B2 (ja) | 1989-06-26 |
Family
ID=13968827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8937180A Granted JPS5713759A (en) | 1980-06-30 | 1980-06-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713759A (ja) |
-
1980
- 1980-06-30 JP JP8937180A patent/JPS5713759A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713759A (en) | 1982-01-23 |
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