JPH0595045A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】素子形成領域にバーズビークの発生のない微細
な素子分離を行なうと同時に厚いフィールド酸化膜を形
成する。 【構成】半導体基板１中の所定領域に溝を形成し、第２
のシリコン酸化膜５を堆積して溝に第２のシリコン膜５
を埋め込むと同時に所定間隔を有する空隙部を形成し、
素子形成領域を覆い，空隙部を完全に埋め込み，かつそ
の外縁部が溝上にあるシリコン窒化膜６を形成し、シリ
コン窒化膜をマスクにした選択酸化によりフィールド酸
化膜８を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にフィールド酸化膜，および溝型の素子分離領
域とからなる半導体装置の素子分離領域の形成方法に関
する。

【０００２】

【従来の技術】微細な素子分離領域を形成するために
は、溝型の分離法を採用する必要がある。しかし、広い
フィールド領域を形成するためには、溝型の分離法を使
用することが困難であり、従来から使用されている選択
酸化法が有利である。このため、素子形成領域の周囲に
対しては溝型の素子分離法を，広いフィールド領域を形
成するためにＬＯＣＯＳ法を用いるという併用法が、有
効な製造方法として採用されている。

【０００３】この併用法の概要は、以下のとうりであ
る。半導体基板表面に第１のシリコン酸化膜，および多
結晶シリコン膜を順次堆積し、素子形成領域を囲む所定
の領域の多結晶シリコン膜，第１のシリコン酸化膜，お
よび半導体基板を異方性エッチングして溝を形成する。
全面に第２のシリコン酸化膜を堆積し、このシリコン酸
化膜により溝を埋め込む。異方性エッチングにより第２
のシリコン酸化膜をエッチバックして、多結晶シリコン
膜を露出させる。全面にシリコン窒化膜を堆積した後、
素子形成領域を覆い，かつその外縁部が溝上に位置する
ようにシリコン窒化膜をパターニングする。このシリコ
ン窒化膜をマスクにして熱酸化を行ない、このシリコン
窒化膜の無い領域にフィールド酸化膜を形成する。シリ
コン窒化膜，多結晶シリコン膜を除去することにより、
素子形成領域，および素子分離領域の形成が完了する。

【０００４】上述の併用法について、図７，図８を用い
て具体的に説明する。

【０００５】まず、一導電型の半導体基板１表面に第１
のシリコン酸化膜２を約３０ｎｍ成長させ、続いて多結
晶シリコン膜３を約１００ｎｍ堆積する。素子形成領域
となるべき領域の周囲に、一定の幅（例えば０．４μ
ｍ）で多結晶シリコン膜３，第１のシリコン酸化膜２，
および半導体基板１の異方性エッチングを行ない、半導
体基板１中に約６００ｎｍの深さの溝を形成する。イオ
ン注入により、溝の底にチャネルストッパとなる一導電
型の不純物層４を形成する。減圧ＣＶＤ法により、全面
に約３００−４００ｎｍの膜厚の第２のシリコン酸化膜
２５を堆積し、溝を第２のシリコン酸化膜２５により埋
め込む〔図７（ａ）〕。

【０００６】次に、異方性エッチングにより第２のシリ
コン酸化膜２５をエッチバックして溝内部にのみ第２の
シリコン酸化膜２５ａを残し、多結晶シリコン膜３を露
出させる。全面にシリコン窒化膜２６を堆積する。素子
形成領域を覆い，かつその外縁部が溝上にあるパターン
を有するフォトレジスト２７を形成し、このフォトレジ
スト２７をマスクにしてシリコン窒化膜２６をエッチン
グする〔図７（ｂ）〕。

【０００７】次に、フォトレジスト２７を除去した後、
スチーム雰囲気で熱酸化を行ない、約４５０ｎｍの厚い
フィールド酸化膜２８を形成する。このとき、シリコン
窒化膜２６により覆われていない部分では、多結晶シリ
コン膜３は酸化され、フィールド酸化膜２８となる。さ
らにこのとき、溝内部の第２のシリコン酸化膜２５ａ中
を酸素，水素が拡散し、素子形成領域にバーズビークが
形成される。同時に、不純物層４においても不純物の再
拡散が生じ、不純物層４は不純物層４ａとなる〔図８
（ａ）〕。

【０００８】次に、シリコン窒化膜２６，多結晶シリコ
ン膜３，および第１のシリコン酸化膜２をエッチング除
去し、ゲート酸化膜９を形成する。ゲート酸化膜９は素
子形成領域にのみ形成される〔図８（ｂ）〕。

【０００９】

【発明が解決しようとする課題】上述した従来の素子分
離法では、溝分離の幅が狭い場合、厚いフィールド酸化
膜を形成すると素子形成領域内にバーズビークが形成さ
れてしまうという不具合がある。このバーズビークは、
溝分離の幅が狭くなる程，すなわち微細な分離領域を形
成する程、熱酸化時の酸素，水素の拡散距離が短くなる
ためバーズビークは大きくなる。バーズビークが大きく
なると例えばＭＯＳ型トランジスタでは実効的なゲート
幅が狭くなり、トランジスタの電流駆動能力が小さくな
るという不具合がある。これは、トランジスタが微細に
なる程大きく影響される。

【００１０】このため、従来の素子分離法では、溝分離
の幅を小さくできない。また、フィールド酸化膜を厚く
できないため、半導体基板と配線との容量の増大を招く
という問題点がある。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、半導体基板上に第１のシリコン
酸化膜，多結晶シリコン膜を順次形成し、素子形成領域
を囲む所定領域の多結晶シリコン膜，第１のシリコン酸
化膜，および半導体基板に対して異方性エッチングを行
ない、溝を形成する工程と、溝において所定間隔を有す
る空隙部が形成される膜厚の第２のシリコン酸化膜を全
面に堆積する工程と、シリコン窒化膜を全面に堆積して
シリコン窒化膜により空隙部を埋め込む工程と、素子形
成領域並びに空隙部を覆い，かつ外縁部が溝上にあるよ
うにシリコン窒化膜をパターニングする工程と、選択酸
化法によりシリコン窒化膜に覆われていない領域にフィ
ールド酸化膜を形成する工程と、エッチングにより少な
くとも素子形成領域上のシリコン窒化膜を除去する工程
と、異方性エッチングにより第２のシリコン酸化膜，お
よび多結晶シリコン膜を順次除去する工程と、を含んで
いる。

【００１２】また、本発明の半導体装置の製造方法の第
２の態様は、半導体基板上に第１のシリコン酸化膜，多
結晶シリコン膜を順次形成し、素子形成領域を囲む所定
領域の多結晶シリコン膜，第１のシリコン酸化膜，およ
び半導体基板に対して異方性エッチングを行ない、溝を
形成する工程と、溝において所定間隔を有する空隙部が
形成される膜厚の第２のシリコン酸化膜を全面に堆積す
る工程と、第１のシリコン窒化膜を全面に堆積して第１
のシリコン窒化膜により空隙部を埋め込む工程と、異方
性エッチングにより第１のシリコン窒化膜，第２のシリ
コン酸化膜のエッチバックを行ない、多結晶シリコン膜
を露出させる工程と、全面に第２のシリコン窒化膜を堆
積し、素子形成領域を覆い，外縁部が前記溝上にあり，
かつ溝の空隙部において第１のシリコン窒化膜と接続す
るように第２のシリコン窒化膜をパターニングする工程
と、選択酸化法により第２のシリコン窒化膜に覆われて
いない領域にフィールド酸化膜を形成する工程と、少な
くとも第２のシリコン窒化膜をエッチング除去する工程
と、素子形成領域上の多結晶シリコン膜をエッチング除
去する工程と、を含んでいる。

【００１３】

【実施例】次に本発明について図面を参照して説明す
る。図１，図２は本発明の第１の実施例を工程順に示し
た断面図である。

【００１４】まず、一導電型の半導体基板１表面に第１
のシリコン酸化膜２を約３０ｎｍ成長させ、続いて多結
晶シリコン膜３を約１００ｎｍ堆積する。素子形成領域
となるべき領域の周囲に、一定の幅（例えば４００ｎ
ｍ）で多結晶シリコン膜３，第１のシリコン酸化膜２，
および半導体基板１の異方性エッチングを行ない、半導
体基板１中に約６００ｎｍの深さの溝を形成する。イオ
ン注入により、溝の底にチャネルストッパとなる一導電
型の不純物層４を形成する。減圧ＣＶＤ法により、全面
に約２００ｎｍの膜厚の第２のシリコン酸化膜５を堆積
し、溝表面を第２のシリコン酸化膜５により覆うととも
に、溝中に空隙部を形成する。第２のシリコン酸化膜５
を減圧ＣＶＤ法により形成する場合、溝中では平面部よ
りも薄く成長するため、平面部で約２００ｎｍの成長を
行なうと溝中では約５０ｎｍの幅を有する空隙部が形成
される。減圧ＣＶＤ法によりシリコン窒化膜６を全面に
堆積することにより、空隙部にシリコン窒化膜６を埋め
込む〔図１（ａ）〕。

【００１５】次に、素子形成領域，および空隙部を覆
い，かつその外縁部が溝上にあるパターンを有するフォ
トレジスト７を形成し、このフォトレジスト７をマスク
にしてシリコン窒化膜６をエッチングする〔図１
（ｂ）〕。

【００１６】次に、フォトレジスト７を除去した後、ス
チーム雰囲気で熱酸化を行ない、約７００ｎｍの厚いフ
ィールド酸化膜８を形成する。このとき、シリコン窒化
膜６により覆われていない部分では多結晶シリコン膜３
の酸化，減圧ＣＶＤ法により形成された第２のシリコン
酸化膜５の再酸化が行なわれてこれらはフィールド酸化
膜８となるとともに、第２のシリコン酸化膜５ａが残存
することになる。さらにこのとき、溝内部の第２のシリ
コン酸化膜５ａ中を酸素，水素が拡散してバーズビーク
が形成されるが、溝中の空隙部内におけるシリコン窒化
膜６の存在のため素子形成領域にはバーズビークが形成
されない。この熱酸化により、不純物層４においても不
純物の再拡散が生じ、不純物層４は不純物層４ａとなる
〔図１（ｃ）〕。

【００１７】次に、シリコン窒化膜とシリコン酸化膜と
のエッチングレートを一致させた異方性エッチングによ
りシリコン窒化膜６，第２のシリコン酸化膜５ａのエッ
チバックを行ない、素子形成領域上の多結晶シリコン膜
３を露出させる。このエッチバックにより溝内部にのみ
第２のシリコン酸化膜５ｂ，シリコン窒化膜６ａが残存
することになり、フィールド酸化膜８は膜厚が減少して
フィールド酸化膜８ａとなる。このエッチバックに際し
て多結晶シリコン膜３は、素子形成領域が異方性エッチ
ングに曝されないための保護膜として機能する〔図２
（ａ）〕。

【００１８】次に、多結晶シリコン膜３，および第１の
シリコン酸化膜２をエッチング除去し、ゲート酸化膜９
を形成する。ゲート酸化膜９は素子形成領域にのみ形成
される〔図２（ｂ）〕。図２（ｂ）は、本実施例により
素子分離領域を形成した場合の一例の断面図である。

【００１９】次に、図３を参照して本発明の第２の実施
例を説明する。図３は本実施例の主要な工程を、工程順
に示した断面図である。本実施例は、図１（ｃ）に示し
た工程までは第１の実施例と概略同じである。

【００２０】まず、シリコン窒化膜（図示せず）をマス
クにした選択酸化法によりフィールド酸化膜８ｂを形成
した後、シリコン窒化膜を高温の燐酸を用いた等方性エ
ッチングにより全て（空隙部中のものを含めて）除去す
る。ここでのフィールド酸化膜８ｂは、後工程における
必要性から、第１の実施例におけるフィールド酸化膜よ
り膜厚は厚くしてある。燐・ボロン，または燐を含んだ
ＳＯＧ膜１０を塗布して空隙部にＳＯＧ膜１０を埋め込
むと同時に、フィールド酸化膜８ｂを形成することによ
り生じた表面の段差を緩和する。９００℃程度の熱処理
を行ない、ＳＯＧ膜１０をベークする〔図３（ａ）〕。

【００２１】次に、異方性エンチングによりＳＯＧ膜１
０，および第２のシリコン酸化膜５ａのエッチバックを
行ない、多結晶シリコン膜３を露出させる。このとき、
空隙部内部にのみＳＯＧ膜１０ａが残り、溝内部にのみ
第２のシリコン酸化膜５ｃが残り、フィールド酸化膜８
ｂは膜厚が減少してフィールド酸化膜８ｃとなる。多結
晶シリコン膜３を除去した後、第１のシリコン酸化膜２
をバッファード弗酸で除去し、素子形成領域にゲート酸
化膜９を形成する〔図３（ｂ）〕。第１の実施例に比べ
て、本実施例は表面の平坦性に優れている。

【００２２】次に、本発明の第３の実施例の工程順の断
面図である図４，図５を用いて、本実施例を説明する。

【００２３】まず、一導電型の半導体基板１表面に第１
のシリコン酸化膜２を約３０ｎｍ成長させ、続いて多結
晶シリコン膜３を約１００ｎｍ堆積する。素子形成領域
となるべき領域の周囲に、一定の幅（例えば４００ｎ
ｍ）で多結晶シリコン膜３，第１のシリコン酸化膜２，
および半導体基板１の異方性エッチングを行ない、半導
体基板１中に約６００ｎｍの深さの溝を形成する。イオ
ン注入により、溝の底にチャネルストッパとなる一導電
型の不純物層４を形成する。減圧ＣＶＤ法により、全面
に約２００ｎｍの膜厚の第２のシリコン酸化膜を堆積
し、溝表面を第２のシリコン酸化膜により覆うととも
に、溝中に空隙部を形成する。第２のシリコン酸化膜を
減圧ＣＶＤ法により形成する場合、溝中では平面部より
も薄く成長するため、平面部で約２００ｎｍの成長を行
なうと溝中では約５０ｎｍの幅を有する空隙部が形成さ
れる。減圧ＣＶＤ法により第１のシリコン窒化膜を全面
に約１５０ｎｍ堆積し、空隙部に第１のシリコン窒化膜
を完全に埋め込む。

【００２４】次に、異方性エッチングにより第１のシリ
コン窒化膜，および第２のシリコン酸化膜のエッチバッ
クを行ない、多結晶シリコン膜３を露出させる。この
際、多結晶シリコン膜３は、素子形成領域が異方性エッ
チングに曝されないための保護膜として機能する。また
このエッチバックにより、溝内部にのみ第２のシリコン
酸化膜１５が残存し、空隙部内にのみ第１のシリコン窒
化膜６ｂが残存することになる。第２のシリコン窒化膜
１６を全面に約１５０ｎｍ堆積し、空隙部に埋め込まれ
た第１のシリコン窒化膜６ｂと接続させる〔図４
（ａ）〕。

【００２５】次に、素子形成領域，および空隙部を覆
い，かつその外縁部が溝上にあるパターンを有するフォ
トレジスト１７を形成し、このフォトレジスト１７をマ
スクにして第２のシリコン窒化膜１６，および多結晶シ
リコン膜３をエッチングする〔図４（ｂ）〕。多結晶シ
リコン膜３をエッチングする目的は、後述するフィール
ド酸化膜を形成したときにこのフィールド酸化膜が半導
体基板１表面より上側に厚く成長しないようにしてフィ
ールド酸化膜による表面段差を低減するためである。

【００２６】次に、フォトレジスト１７を除去した後、
スチーム雰囲気で熱酸化を行ない、約６００ｎｍの厚い
フィールド酸化膜１８を形成する。このとき、第２のシ
リコン窒化膜１６により覆われていない部分では第１の
シリコン酸化膜２がフィールド酸化膜１８に含まれるこ
となる。さらにこのとき、溝内部の第２のシリコン酸化
膜１５中を酸素，水素が拡散してバーズビークが形成さ
れるが、溝中の空隙部内における第１のシリコン窒化膜
６ｂの存在のため素子形成領域にはバーズビークが形成
されない。この熱酸化により、不純物層４においても不
純物の再拡散が生じ、不純物層４は不純物層４ａとなる
〔図４（ｃ）〕。

【００２７】次に、シリコン窒化膜とシリコン酸化膜と
のエッチングレートを一致させた異方性エッチングによ
り第２のシリコン窒化膜１６，第１のシリコン窒化膜６
ｂ，および第２のシリコン酸化膜５ａのエッチバックを
行ない、素子形成領域上の多結晶シリコン膜３を露出さ
せる。このエッチバックにより溝内部にのみ第２のシリ
コン酸化膜１５ａ，第１のシリコン窒化膜６ｃが残存す
ることになり、フィールド酸化膜１８は膜厚が減少して
フィールド酸化膜１８ａとなる。このエッチバックに際
して多結晶シリコン膜３は、素子形成領域が異方性エッ
チングに曝されないための保護膜として機能する〔図５
（ａ）〕。

【００２８】次に、多結晶シリコン膜３，および第１の
シリコン酸化膜２をエッチング除去し、ゲート酸化膜９
を形成する。ゲート酸化膜９は素子形成領域にのみ形成
される〔図５（ｂ）〕。図５（ｂ）は、本実施例により
素子分離領域を形成した場合の一例の断面図である。

【００２９】本実施例は、第１の実施例に比較して、表
面の平坦性に優れており、さらにフィールド酸化膜の膜
厚も薄くすることができ，これを形成するための酸化時
間も短縮できるという効果を有している。

【００３０】次に、図６を参照して本発明の第４の実施
例を説明する。図６は本実施例の主要な工程を、工程順
に示した断面図である。本実施例は、図４（ｃ）に示し
た工程までは第３の実施例と同じである。

【００３１】まず、第２のシリコン窒化膜１６をマスク
にした選択酸化法によりフィールド酸化膜１８を形成し
た後、シリコン窒化膜１６，６ｂを高温の燐酸を用いた
等方性エッチングにより（空隙部中のものを含めて）除
去する。この後、第２のシリコン酸化膜１５，およびフ
ィールド酸化膜１８の燐酸に触た表面をエッチング除去
し、第２のシリコン酸化膜１５，およびフィールド酸化
膜１８を第２のシリコン酸化膜１５ｂ，およびフィール
ド酸化膜１８ｂに変換する。燐・ボロン，または燐を含
んだＳＯＧ膜１０を塗布して空隙部にＳＯＧ膜１０を埋
め込むと同時に、フィールド酸化膜の形成により生じた
表面の段差を緩和する。９００℃程度の熱処理を行な
い、ＳＯＧ膜１０をベークする〔図６（ａ）〕。

【００３２】次に、異方性エンチングによりＳＯＧ膜１
０，およびシリコン酸化膜のエッチバックを行ない、多
結晶シリコン膜３を露出させる。このとき、空隙部内部
にはＳＯＧ膜１０ａが残り、第２のシリコン酸化膜１５
ｂ表面はエッチングされて膜厚が減少して溝内部にのみ
第２のシリコン酸化膜１５ｃが残る。同様に、フィール
ド酸化膜１８ｂは膜厚が減少してフィールド酸化膜１８
ｃとなる。多結晶シリコン膜３を除去した後、第１のシ
リコン酸化膜２をバッファード弗酸で除去し、素子形成
領域にゲート酸化膜９を形成する〔図６（ｂ）〕。第３
の実施例に比べて、本実施例は表面の平坦性がさらに優
れている。

【００３３】

【発明の効果】以上説明したように本発明は、フィール
ド酸化膜を形成するための熱酸化を行なうとき、シリコ
ン窒化膜が素子形成領域のみを覆っているだけでなく、
溝中央部にも深くシリコン窒化膜が存在するため、素子
形成領域にバーズビークが形成されないという効果を有
する。また、微細化のため溝の幅が縮小されても、溝の
深さが維持されるならば、この効果の有効性は存続す
る。

【００３４】このため、トランジスタを微細化した場合
にバーズビークの発生による電流駆動能力の著しい低下
を防止するだけでなく、フィールド酸化膜を厚く形成で
きるため、半導体基板と配線との容量を低減でき、高密
度かつ高速動作可能な半導体装置を製造できるという効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための工程順
の断面図である。

【図２】本発明の第１の実施例を説明するための工程順
の断面図である。

【図３】本発明の第２の実施例を説明するための工程順
の断面図である。

【図４】本発明の第３の実施例を説明するための工程順
の断面図である。

【図５】本発明の第３の実施例を説明するための工程順
の断面図である。

【図６】本発明の第４の実施例を説明するための工程順
の断面図である。

【図７】従来の半導体装置の製造方法を説明するための
工程順の断面図である。

【図８】従来の半導体装置の製造方法を説明するための
工程順の断面図である。

【符号の説明】

１ 一導電型の半導体基板 ２，５，５ａ，５ｂ，５ｃ，１５，１５ａ，１５ｂ，１
５ｃ，２５，２５ａシリコン酸化膜 ３ 多結晶シリコン膜 ４，４ａ 一導電型の不純物層 ６，６ａ，６ｂ，６ｃ，１６，２６ シリコン窒化膜 ７，１７，２７ フォトレジスト ８，８ａ，８ｂ，８ｃ，１８，１８ａ，１８ｂ，１８
ｃ，２８ フィールド酸化膜 ９ ゲート酸化膜 １０，１０ａ ＳＯＧ膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１のシリコン酸化膜，
   多結晶シリコン膜を順次形成し、素子形成領域を囲む所
   定領域の前記多結晶シリコン膜，前記第１のシリコン酸
   化膜，および前記半導体基板に対して異方性エッチング
   を行ない、溝を形成する工程と、 前記溝において所定間隔を有する空隙部が形成される膜
   厚の第２のシリコン酸化膜を、全面に堆積する工程と、 シリコン窒化膜を全面に堆積し、前記シリコン窒化膜に
   より前記空隙部を埋め込む工程と、 前記素子形成領域並びに前記空隙部を覆い、かつ外縁部
   が前記溝上にあるように、前記シリコン窒化膜をパター
   ニングする工程と、 選択酸化法により、前記シリコン窒化膜に覆われていな
   い領域にフィールド酸化膜を形成する工程と、 異方性エッチングにより前記素子形成領域上の前記シリ
   コン窒化膜を除去する工程と、 異方性エッチングにより、前記第２のシリコン酸化膜，
   および前記多結晶シリコン膜を順次除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記フィールド酸化膜を形成した後、異
   方性エッチングにより前記素子形成領域上の前記シリコ
   ン窒化膜を除去する工程の代りに、 等方性エッチングにより前記シリコン窒化膜を除去する
   工程と、 全面にＳＯＧ膜を塗布して前記空隙部に前記ＳＯＧ膜を
   埋め込み、熱処理を施す工程と、 を有することを特徴とする請求項１記載の半導体装置の
   製造方法。
3. 【請求項３】 半導体基板上に第１のシリコン酸化膜，
   多結晶シリコン膜を順次形成し、素子形成領域を囲む所
   定領域の前記多結晶シリコン膜，前記第１のシリコン酸
   化膜，および前記半導体基板に対して異方性エッチング
   を行ない、溝を形成する工程と、 前記溝において所定間隔を有する空隙部が形成される膜
   厚の第２のシリコン酸化膜を、全面に堆積する工程と、 第１のシリコン窒化膜を全面に堆積し、前記第１のシリ
   コン窒化膜により前記空隙部を埋め込む工程と、 異方性エッチングにより前記第１のシリコン窒化膜，前
   記第２のシリコン酸化膜のエッチバックを行ない、前記
   多結晶シリコン膜を露出させる工程と、 全面に第２のシリコン窒化膜を堆積し、前記素子形成領
   域を覆い，外縁部が前記溝上にあり，かつ前記溝の前記
   空隙部において前記第１のシリコン窒化膜と接続するよ
   うに前記第２のシリコン窒化膜をパターニングする工程
   と、 選択酸化法により、前記第２のシリコン窒化膜に覆われ
   ていない領域にフィールド酸化膜を形成する工程と、 前記第２のシリコン窒化膜をエッチング除去する工程
   と、 前記素子形成領域上の前記多結晶シリコン膜をエッチン
   グ除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記第２のシリコン窒化膜をエッチング
   除去する工程の代わりに、 前記第２のシリコン窒化膜，および前記第１のシリコン
   窒化膜をエッチング除去する工程と、 全面にＳＯＧ膜を塗布して前記空隙部に前記ＳＯＧ膜を
   埋め込み、熱処理を施す工程と、 を有することを特徴とする請求項３記載の半導体装置の
   製造方法。