JPS6149826B2 - - Google Patents
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- JPS6149826B2 JPS6149826B2 JP53145602A JP14560278A JPS6149826B2 JP S6149826 B2 JPS6149826 B2 JP S6149826B2 JP 53145602 A JP53145602 A JP 53145602A JP 14560278 A JP14560278 A JP 14560278A JP S6149826 B2 JPS6149826 B2 JP S6149826B2
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- Japan
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- polycrystalline silicon
- oxide film
- film
- layer polycrystalline
- forming
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
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- 238000009792 diffusion process Methods 0.000 claims 2
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Description
【発明の詳細な説明】
この発明は半導体装置の製造方法、特に２層多
結晶シリコン構造を有するシリコンゲートMOS
型半導体装置の製造方法に関するものである。
結晶シリコン構造を有するシリコンゲートMOS
型半導体装置の製造方法に関するものである。
従来のこの種の半導体装置の製造方法につき、
まず第１図ないし第３図を参照して工程順に説明
する。
まず第１図ないし第３図を参照して工程順に説明
する。
Ｐ型シリコン基板１上に第１ゲート酸化膜２を
形成したのち（第１図）、この第１ゲート酸化膜
２上に第１層多結晶シリコン膜３を形成して、所
望のパターンに整形させ（第２図）、かつ第２ゲ
ート酸化膜４で覆つたのち、その上に第２層多結
晶シリコン膜５を形成して、同様に所望のパター
ンに整形させ（第３図）、目的の２層多結晶シリ
コン構造のシリコンゲートMOS型半導体装置を
得る。
形成したのち（第１図）、この第１ゲート酸化膜
２上に第１層多結晶シリコン膜３を形成して、所
望のパターンに整形させ（第２図）、かつ第２ゲ
ート酸化膜４で覆つたのち、その上に第２層多結
晶シリコン膜５を形成して、同様に所望のパター
ンに整形させ（第３図）、目的の２層多結晶シリ
コン構造のシリコンゲートMOS型半導体装置を
得る。
ここでこのような２層多結晶シリコン構造のシ
リコンゲートMOS型半導体装置においては、第
２ゲート酸化膜４の形成に際し、第１層多結晶シ
リコン膜３と第２層多結晶シリコン膜５との絶縁
膜の、縦方向厚さをm1、横方向厚さをt1とし、か
つＰ型シリコン基板１と第２層多結晶シリコン膜
５との絶縁膜の縦方向厚さをl1としたとき、これ
らのあいだには、 m1＝t1、m1／t1≒1.5〜2.0 という膜厚の関係が成り立つ。これは通常、Ｎ型
不純物をドーピングしてある第１層多結晶シリコ
ン膜３の酸化速度が、Ｐ型単結晶シリコン、すな
わち基板１のそれの約２倍であるからであり、従
つて前記第１図ないし第３図の従来例による製造
方法では、例えばl1＝1500Åとすると、m1＝2250
〜3000Å程度にしかならず、各層多結晶シリコン
間の絶縁耐圧が問題となると共に、浮遊容量が大
きくなつて、集積回路の高速化に対し大きな問題
を提起するものであつた。
リコンゲートMOS型半導体装置においては、第
２ゲート酸化膜４の形成に際し、第１層多結晶シ
リコン膜３と第２層多結晶シリコン膜５との絶縁
膜の、縦方向厚さをm1、横方向厚さをt1とし、か
つＰ型シリコン基板１と第２層多結晶シリコン膜
５との絶縁膜の縦方向厚さをl1としたとき、これ
らのあいだには、 m1＝t1、m1／t1≒1.5〜2.0 という膜厚の関係が成り立つ。これは通常、Ｎ型
不純物をドーピングしてある第１層多結晶シリコ
ン膜３の酸化速度が、Ｐ型単結晶シリコン、すな
わち基板１のそれの約２倍であるからであり、従
つて前記第１図ないし第３図の従来例による製造
方法では、例えばl1＝1500Åとすると、m1＝2250
〜3000Å程度にしかならず、各層多結晶シリコン
間の絶縁耐圧が問題となると共に、浮遊容量が大
きくなつて、集積回路の高速化に対し大きな問題
を提起するものであつた。
そこでこのような点を改善するために、例えば
第４図ないし第９図に示した製造方法が提案され
ている。
第４図ないし第９図に示した製造方法が提案され
ている。
すなわち、前例と同様にＰ型シリコン基板１上
に第１ゲート酸化膜２を形成し（第４図）、かつ
この第１ゲート酸化膜２上に第１層多結晶シリコ
ン膜３を形成したのち（第５図）、これをパター
ン整形しないままで高温、酸化性雰囲気により酸
化させて、この第１層多結晶シリコン膜３上に酸
化膜６を形成する（第６図）。この酸化膜６は第
１層多結晶シリコン膜と第２層多結晶シリコン膜
との間の絶縁物となる。次に通常の写真製版技術
を用いて前記酸化膜６の部分６′をエツチング除
去し、さらにこの残された酸化膜６を保護膜とし
て、前記第１層多結晶シリコン膜３の部分３′を
エツチング除去して所望のパターンに整形させ
（第７図）、ついで再度高温、酸化性雰囲気中で酸
化することにより、第２ケート酸化膜８および酸
化膜９を形成する（第８図）。そしてさらに第２
層多結晶シリコン膜１０を形成して、所望のパタ
ーンに整形させ（第９図）、目的の２層多結晶シ
リコン構造のシリコンゲートMOS型半導体装置
を得る。
に第１ゲート酸化膜２を形成し（第４図）、かつ
この第１ゲート酸化膜２上に第１層多結晶シリコ
ン膜３を形成したのち（第５図）、これをパター
ン整形しないままで高温、酸化性雰囲気により酸
化させて、この第１層多結晶シリコン膜３上に酸
化膜６を形成する（第６図）。この酸化膜６は第
１層多結晶シリコン膜と第２層多結晶シリコン膜
との間の絶縁物となる。次に通常の写真製版技術
を用いて前記酸化膜６の部分６′をエツチング除
去し、さらにこの残された酸化膜６を保護膜とし
て、前記第１層多結晶シリコン膜３の部分３′を
エツチング除去して所望のパターンに整形させ
（第７図）、ついで再度高温、酸化性雰囲気中で酸
化することにより、第２ケート酸化膜８および酸
化膜９を形成する（第８図）。そしてさらに第２
層多結晶シリコン膜１０を形成して、所望のパタ
ーンに整形させ（第９図）、目的の２層多結晶シ
リコン構造のシリコンゲートMOS型半導体装置
を得る。
しかし乍らこの第４図ないし第９図の従来例に
おいても、第７図工程での第１層多結晶シリコン
膜３のエツチング時に、通常のエツチング法では
等方的なエツチングがなされるために、アンダー
カツトによるくぼみ７が生じ、このくぼみ７は次
の第８図工程でもくぼみ７′として残存すること
になり、続いて行なわれる第９図工程に際し、あ
らためて第２層多結晶シリコン膜１０により埋め
られることになる。そしてこの第２層多結晶シリ
コン膜１０には、通常Ｎ型不純物がドーピングさ
れ導電膜となつているために、第１層および第２
層多結晶シリコン膜３，１０間の層間絶縁性に対
して、このくぼみ７′が直接関係することにな
る。すなわち、換言すると、第１層多結晶シリコ
ン膜３上の酸化膜６の膜厚m2は充分に大きくで
きるが、側面の酸化膜９の膜厚t2は第２ゲート酸
化膜８と同時に形成されるためにむやみに厚くは
できず、通常は t2≒1.5l2〜2.0l2、t2＜0.5m2 になつてしまい、第１層および第２層多結晶シリ
コン膜３，１０間の層間絶縁耐圧はこのt2で決ま
り、あまり大きくできないほか、制御性、均一性
などにも問題を残すことになる。
おいても、第７図工程での第１層多結晶シリコン
膜３のエツチング時に、通常のエツチング法では
等方的なエツチングがなされるために、アンダー
カツトによるくぼみ７が生じ、このくぼみ７は次
の第８図工程でもくぼみ７′として残存すること
になり、続いて行なわれる第９図工程に際し、あ
らためて第２層多結晶シリコン膜１０により埋め
られることになる。そしてこの第２層多結晶シリ
コン膜１０には、通常Ｎ型不純物がドーピングさ
れ導電膜となつているために、第１層および第２
層多結晶シリコン膜３，１０間の層間絶縁性に対
して、このくぼみ７′が直接関係することにな
る。すなわち、換言すると、第１層多結晶シリコ
ン膜３上の酸化膜６の膜厚m2は充分に大きくで
きるが、側面の酸化膜９の膜厚t2は第２ゲート酸
化膜８と同時に形成されるためにむやみに厚くは
できず、通常は t2≒1.5l2〜2.0l2、t2＜0.5m2 になつてしまい、第１層および第２層多結晶シリ
コン膜３，１０間の層間絶縁耐圧はこのt2で決ま
り、あまり大きくできないほか、制御性、均一性
などにも問題を残すことになる。
またこのようなくぼみ７′の発生を防ぐため
に、前記第５図工程において、第１層多結晶シリ
コン膜３上に、通常より多くのＮ型不純物をドー
ピングして、より大きな酸化速度を与えることに
より、側面酸化膜９の膜厚t2を大きく、くぼみ
７′を小さくする方法もあるが、この場合にも第
１層多結晶シリコン膜３が、酸化膜６の形成時に
必要以上に酸化されてしまつて、両膜３，６の界
面に大きな凹凸が出現し、広範囲に亘る均一な酸
化膜６を得られないという問題が生ずるものであ
つた。
に、前記第５図工程において、第１層多結晶シリ
コン膜３上に、通常より多くのＮ型不純物をドー
ピングして、より大きな酸化速度を与えることに
より、側面酸化膜９の膜厚t2を大きく、くぼみ
７′を小さくする方法もあるが、この場合にも第
１層多結晶シリコン膜３が、酸化膜６の形成時に
必要以上に酸化されてしまつて、両膜３，６の界
面に大きな凹凸が出現し、広範囲に亘る均一な酸
化膜６を得られないという問題が生ずるものであ
つた。
この発明は従来のこのような問導点を改善する
ためになされたものであつて、以下この発明方法
の一実施例につき、第１０図ないし第１７図を参
照して工程順に説明する。
ためになされたものであつて、以下この発明方法
の一実施例につき、第１０図ないし第１７図を参
照して工程順に説明する。
まずＰ型シリコン基板１１の一部に、選択酸化
法などによりフイールド酸化膜１２を形成して、
能動素間子を分離しておき（第１０図）、第１ゲ
ート酸化膜１３と第１層多結晶シリコン膜１４と
を順次に形成する（第１１図、第１２図）。この
第１層多結晶シリコン膜１４には、膜形成時ある
いは膜形成後に必要量の不純物がドーピングされ
る。ついで酸化膜１５を形成したのち（第１３
図）、この酸化膜１５を写真製版技術により部分
的にエツチング除去し、続いてその残された酸化
膜１５を保護膜として、前記第１層多結晶シリコ
ン膜１４を部分的にエツチング除去して整形する
（第１４図）。このとき前記したように等方的なエ
ツチングにより、前記したように第１層多結晶シ
リコン膜１４がアンダーカツトされて、くぼみ１
６を生ずる。また前記酸化膜１５の膜厚は、浮遊
容量、絶縁耐圧、加工精度などを考慮して任意に
選択でき、例えば0.4〜0.7μｍ程度にすることが
可能である。
法などによりフイールド酸化膜１２を形成して、
能動素間子を分離しておき（第１０図）、第１ゲ
ート酸化膜１３と第１層多結晶シリコン膜１４と
を順次に形成する（第１１図、第１２図）。この
第１層多結晶シリコン膜１４には、膜形成時ある
いは膜形成後に必要量の不純物がドーピングされ
る。ついで酸化膜１５を形成したのち（第１３
図）、この酸化膜１５を写真製版技術により部分
的にエツチング除去し、続いてその残された酸化
膜１５を保護膜として、前記第１層多結晶シリコ
ン膜１４を部分的にエツチング除去して整形する
（第１４図）。このとき前記したように等方的なエ
ツチングにより、前記したように第１層多結晶シ
リコン膜１４がアンダーカツトされて、くぼみ１
６を生ずる。また前記酸化膜１５の膜厚は、浮遊
容量、絶縁耐圧、加工精度などを考慮して任意に
選択でき、例えば0.4〜0.7μｍ程度にすることが
可能である。
次に1050〜1100℃の高温でリンなどのＮ型不純
物を拡散し、前記くぼみ１６部分に露出している
第１層多結晶シリコン膜１４の側面に、Ｎ型不純
物の非常に大きい部分１７を形成させ（第１５
図）、さらに第２ゲート酸化膜１８を形成させる
が、このとき同時に前記第１層多結晶シリコン膜
１４の高濃度部分１７もまた酸化されることにな
り、この部分１７では酸化速度が大きく、前記従
来の３〜3.5倍になるために、ここに生じてくる
くぼみ１６を成長する酸化膜１９により完全に埋
めることができる（第１６図）。そして最後に第
２層多結晶シリコン膜２０を形成して、所望のパ
ターンに整形させ（第１７図）、目的とする２層
多結結晶シリコン構造のシリコンゲートMOS型
半導体装置を得るのである。
物を拡散し、前記くぼみ１６部分に露出している
第１層多結晶シリコン膜１４の側面に、Ｎ型不純
物の非常に大きい部分１７を形成させ（第１５
図）、さらに第２ゲート酸化膜１８を形成させる
が、このとき同時に前記第１層多結晶シリコン膜
１４の高濃度部分１７もまた酸化されることにな
り、この部分１７では酸化速度が大きく、前記従
来の３〜3.5倍になるために、ここに生じてくる
くぼみ１６を成長する酸化膜１９により完全に埋
めることができる（第１６図）。そして最後に第
２層多結晶シリコン膜２０を形成して、所望のパ
ターンに整形させ（第１７図）、目的とする２層
多結結晶シリコン構造のシリコンゲートMOS型
半導体装置を得るのである。
以上のようにしてこの発明によるときは、第１
層多結晶シリコン膜と第２層多結晶シリコン膜と
の縦方向の距離m3と、横方向の距離t3とがほぼ等
しく m3≒t3 となつて、従来でのくぼみ部分はなくなり、層間
絶縁耐圧が向上して、素子の信頼性を増すことが
でき、同時に層間絶縁距離m3を第２ゲート酸化
膜厚l3に比較して充分に大きくできるために、浮
遊容量を減少し得て、素子の高速化を実現できる
などの特長を有するものである。
層多結晶シリコン膜と第２層多結晶シリコン膜と
の縦方向の距離m3と、横方向の距離t3とがほぼ等
しく m3≒t3 となつて、従来でのくぼみ部分はなくなり、層間
絶縁耐圧が向上して、素子の信頼性を増すことが
でき、同時に層間絶縁距離m3を第２ゲート酸化
膜厚l3に比較して充分に大きくできるために、浮
遊容量を減少し得て、素子の高速化を実現できる
などの特長を有するものである。
第１図ないし第３図、第４図ないし第９図は
各々従来例による２層多結晶シリコン構造のシリ
コンゲートMOS型半導体装置の製造工程を順次
に示す各々断面図、第１０図ないし第１７図はこ
の発明方法の一実施例による２層多結晶シリコン
構造のシリコンゲートMOS型半導体装置の製造
工程を順次に示す各々断面図である。 １１……Ｐ型シリコン基板、１３……第１ゲー
ト酸化膜、１４……第１層多結晶シリコン膜、１
５……酸化膜、１６……アンダーカツトによるく
ぼみ、１７……高濃度部分、１８……第２ゲート
酸化膜、１９……酸化膜、２０……第２層多結晶
シリコン膜。
各々従来例による２層多結晶シリコン構造のシリ
コンゲートMOS型半導体装置の製造工程を順次
に示す各々断面図、第１０図ないし第１７図はこ
の発明方法の一実施例による２層多結晶シリコン
構造のシリコンゲートMOS型半導体装置の製造
工程を順次に示す各々断面図である。 １１……Ｐ型シリコン基板、１３……第１ゲー
ト酸化膜、１４……第１層多結晶シリコン膜、１
５……酸化膜、１６……アンダーカツトによるく
ぼみ、１７……高濃度部分、１８……第２ゲート
酸化膜、１９……酸化膜、２０……第２層多結晶
シリコン膜。
Claims (1)
- １ 半導体基板上に第１ゲート酸化膜を形成する
工程と、この第１ゲート酸化膜上に第１層多結晶
シリコン膜を形成する工程と、この第１層多結晶
シリコン膜上に酸化膜を形成する工程と、この酸
化膜を部分的にエツチング除去する工程と、残さ
れた酸化膜を保護膜として前記第１層多結晶シリ
コン膜を部分的にエツチング除去してパターン整
形する工程と、前工程でパターンエツヂに沿つて
生ずるアンダーカツト部に露出している前記第１
層多結晶シリコン膜側面に、高濃度の不純物拡散
層を形成する工程と、熱酸化によつて第２ゲート
酸化膜を形成すると同時に、前記高濃度の不純物
拡散層の部分をも酸化して、このアンダーカツト
部を酸化膜で埋める工程と、前記第２ゲート酸化
膜上に第２層多結晶シリコン膜を形成する工程と
からなることを特徴とする２層多結晶シリコン構
造半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14560278A JPS5572076A (en) | 1978-11-24 | 1978-11-24 | Production of double layer polycrystaline silicone construction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14560278A JPS5572076A (en) | 1978-11-24 | 1978-11-24 | Production of double layer polycrystaline silicone construction semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572076A JPS5572076A (en) | 1980-05-30 |
| JPS6149826B2 true JPS6149826B2 (ja) | 1986-10-31 |
Family
ID=15388842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14560278A Granted JPS5572076A (en) | 1978-11-24 | 1978-11-24 | Production of double layer polycrystaline silicone construction semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5572076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416816Y2 (ja) * | 1986-06-23 | 1992-04-15 |
-
1978
- 1978-11-24 JP JP14560278A patent/JPS5572076A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0416816Y2 (ja) * | 1986-06-23 | 1992-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572076A (en) | 1980-05-30 |
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