JPS62128567A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS62128567A JPS62128567A JP26964185A JP26964185A JPS62128567A JP S62128567 A JPS62128567 A JP S62128567A JP 26964185 A JP26964185 A JP 26964185A JP 26964185 A JP26964185 A JP 26964185A JP S62128567 A JPS62128567 A JP S62128567A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、不揮発性半導体記憶装置の製造方法に関し、
特に浮遊ゲートを有するＥＰＲＯＭ 。
特に浮遊ゲートを有するＥＰＲＯＭ 。
Ｅ２ＰＲＯＭ等の不揮発性半導体記憶装置の製造方法に
係る。
係る。
従来、浮遊ゲートを有するＥＰＲＯＭのメモリセルは第
４図（、）〜（ｃ）に示す方法により製造されている。
４図（、）〜（ｃ）に示す方法により製造されている。
まず、例えばＰ型シリコン基板１の表面に素子分離領域
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜２で分離された基板１の島領域３表面に第１のゲ
ート酸化膜４を形成した後、全面に第１の多結晶シリコ
ン層５を形成する（第４図（、）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲートロ
を形成した後、これを熱酸化処理して薄い＠２のゲート
酸化膜７を形成する（同図（ｂ）図示）。
としてのフィールド酸化膜２を形成し、このフィールド
酸化膜２で分離された基板１の島領域３表面に第１のゲ
ート酸化膜４を形成した後、全面に第１の多結晶シリコ
ン層５を形成する（第４図（、）図示）。つづいて、こ
の多結晶シリコン層５をパターニングして浮遊ゲートロ
を形成した後、これを熱酸化処理して薄い＠２のゲート
酸化膜７を形成する（同図（ｂ）図示）。
次いで、全面に第２の多結晶シリコン層を堆積し、パタ
ーニングして制御ゲート８を形成する（同図（ｃ）図示
）。以下、図示しないが、制御ゲート８をマスクとして
ｎ型不純物を基板１にイオン注入し、活性化してｎ中型
のソース、ドレイン領域を形成した後、ＣｖＤ−８ＩＯ
□膜の堆積、コンタクトホールの開孔、Ａｔ配泉の形成
を行うことによりＥＰＲＯＭのメモリセルを製造する。
ーニングして制御ゲート８を形成する（同図（ｃ）図示
）。以下、図示しないが、制御ゲート８をマスクとして
ｎ型不純物を基板１にイオン注入し、活性化してｎ中型
のソース、ドレイン領域を形成した後、ＣｖＤ−８ＩＯ
□膜の堆積、コンタクトホールの開孔、Ａｔ配泉の形成
を行うことによりＥＰＲＯＭのメモリセルを製造する。
しかしながら、前述した方法によれば全面に第１の多結
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間に凹部９が発生する。しかるに、最近、素子の高速動
作化を図るために多結晶シリコン層の代り又はその上部
に高融点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属層あるい
はそのシリサイド層を用いた場合、熱処理時に前述した
浮遊ゲート間の凹部の段差において断切れを生じるとい
う欠点を有する。
晶シリコン層５を形成した後、これをパターニングする
ことにより浮遊ゲート６を形成するため、浮遊ゲート６
間に凹部９が発生する。しかるに、最近、素子の高速動
作化を図るために多結晶シリコン層の代り又はその上部
に高融点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、そのような高融点金属層あるい
はそのシリサイド層を用いた場合、熱処理時に前述した
浮遊ゲート間の凹部の段差において断切れを生じるとい
う欠点を有する。
本発明は上記事情に鑑みてなされたもので、制御ゲート
を平坦化して断切れを防止し得る不揮発性半導体記憶装
置の製造方法を提供することを目的とする。
を平坦化して断切れを防止し得る不揮発性半導体記憶装
置の製造方法を提供することを目的とする。
本発明は、浮遊ゲート形成用の第１の非単結晶シリコン
層を形成したときに生ずる溝部に、絶縁物を埋め込むこ
とによシ、制御ゲートの平坦化を図り、断切れの防止を
図ったことを骨子とする。
層を形成したときに生ずる溝部に、絶縁物を埋め込むこ
とによシ、制御ゲートの平坦化を図り、断切れの防止を
図ったことを骨子とする。
以下、本発明をＥＰＲＯＭのメモリセルの製造に適用し
た場合について第１図（、）〜（、）、第２図及び第３
図を参照して説明する。
た場合について第１図（、）〜（、）、第２図及び第３
図を参照して説明する。
〔１〕 まず、Ｐ型シリコン基板２１の表面にフィー
ルド酸化膜２２を形成した後、このフィールド酸化膜２
２で分離された基板２１の島領域２３に例えば熱酸化法
により第１の酸化膜２４を形成した。つづいて、全面に
例えば厚さ４０００Ｘの第１の多結晶シリコン層２５を
堆積した後、リン等の不純物のイオン注入又はｐａｃｔ
、による熱拡散により多結晶シリコン層２５に不純物を
ドーピングした（第１図（、）図示）。
ルド酸化膜２２を形成した後、このフィールド酸化膜２
２で分離された基板２１の島領域２３に例えば熱酸化法
により第１の酸化膜２４を形成した。つづいて、全面に
例えば厚さ４０００Ｘの第１の多結晶シリコン層２５を
堆積した後、リン等の不純物のイオン注入又はｐａｃｔ
、による熱拡散により多結晶シリコン層２５に不純物を
ドーピングした（第１図（、）図示）。
ここで、前記第１の多結晶シリコン層２５は薄く形成し
た方が段差が小さくなるが、一方で浮遊ゲートと制御ゲ
ートの容量結合を減少させ、書込み速度の低下等を招く
ので、あまシ薄くすることは望ましくない。
た方が段差が小さくなるが、一方で浮遊ゲートと制御ゲ
ートの容量結合を減少させ、書込み速度の低下等を招く
ので、あまシ薄くすることは望ましくない。
次いで、第１の多結晶シリコン層２５を図示しないレジ
ストハターンをマスクとしてＲＩＥによυエツチング除
去して溝部２６１，２６２を形成した（同図（ｂ）及び
第２図図示）。ここで、第２図は第１図（ｂ）の平面図
である。
ストハターンをマスクとしてＲＩＥによυエツチング除
去して溝部２６１，２６２を形成した（同図（ｂ）及び
第２図図示）。ここで、第２図は第１図（ｂ）の平面図
である。
〔２〕 次に、１０００℃で熱酸化を行い、全面に厚
さ２５０Ｘの第２の酸化膜２７を形成した。つづいて、
全面に厚さ１００ＯＸの第２の多結晶シリコン層２８を
堆積した後、イオン注入あるいはリン拡散によシネ細物
を前記第２の多結晶シリコン層２８にドープさせた（第
１図（Ｃ）図示）。
さ２５０Ｘの第２の酸化膜２７を形成した。つづいて、
全面に厚さ１００ＯＸの第２の多結晶シリコン層２８を
堆積した後、イオン注入あるいはリン拡散によシネ細物
を前記第２の多結晶シリコン層２８にドープさせた（第
１図（Ｃ）図示）。
次いで、全面に前記溝部２６１（又は２６２）の幅の１
／２程度の厚さをもつｃｖｎｓｔｏ□膜２９を堆積した
（第１図（ｄ）図示）。更に、９００℃、Ｎ２雰囲気中
でアニーリングした後、反応性イオンエツチング（ＲＩ
Ｅ ）によりＣｖＤＳｌＯ□膜２９をエッチハックし、
溝部２６１，２６２内にＣｖＤＳＩＯ２膜２９．。
／２程度の厚さをもつｃｖｎｓｔｏ□膜２９を堆積した
（第１図（ｄ）図示）。更に、９００℃、Ｎ２雰囲気中
でアニーリングした後、反応性イオンエツチング（ＲＩ
Ｅ ）によりＣｖＤＳｌＯ□膜２９をエッチハックし、
溝部２６１，２６２内にＣｖＤＳＩＯ２膜２９．。
２９□を酸化膜２７及び第２の多結晶シリコン層２８を
介して埋込み表面を平坦化させた。しかる後、全面に例
えば厚さａｏｏｏｌのモリブデンシリサイド層３０を形
成した。なお、材料によっては下の第２の酸化膜を破壊
あるいは劣化させる場合があるため、その場合には堆積
する前に第２の多結晶シリコン層及び埋込まれたＣＶＤ
５ｉＯ□膜の表面を窒化しておく等の方法がある。ひき
つづき、前記モリブデンシリサイド層３０、埋め込まれ
りＣＶＤ５ｉＯ□膜２９１，２９．、第２の多結晶シリ
コン層２８、第２の酸化膜２７、第１の多結晶シリコン
層２５及び第１の酸化膜２４を屓次パターニングした。
介して埋込み表面を平坦化させた。しかる後、全面に例
えば厚さａｏｏｏｌのモリブデンシリサイド層３０を形
成した。なお、材料によっては下の第２の酸化膜を破壊
あるいは劣化させる場合があるため、その場合には堆積
する前に第２の多結晶シリコン層及び埋込まれたＣＶＤ
５ｉＯ□膜の表面を窒化しておく等の方法がある。ひき
つづき、前記モリブデンシリサイド層３０、埋め込まれ
りＣＶＤ５ｉＯ□膜２９１，２９．、第２の多結晶シリ
コン層２８、第２の酸化膜２７、第１の多結晶シリコン
層２５及び第１の酸化膜２４を屓次パターニングした。
その結果、基板２１表面側から第１のゲート酸化膜３１
、第１の多結晶シリコンからなる浮遊ゲート３２、第２
のゲート酸化膜３３、第２の多結晶シリコン層２８とモ
リブデンシリサイド層３１の二層からなる制御ゲート３
４が夫々形成された。ひきつづき、制御ゲート３４をマ
スクとしてｎ型不純物を基板２Ｉにイオン注入し、活性
化してｒ型のンース、ドレイン領域３５．３６を形成し
た（第１図（、）及び第３図図示）。ここで、第３図は
第１図（、）の平面図である。以下、図示しないが、全
面にＣＶＤ−８１０□膜を堆積した後、ソース。
、第１の多結晶シリコンからなる浮遊ゲート３２、第２
のゲート酸化膜３３、第２の多結晶シリコン層２８とモ
リブデンシリサイド層３１の二層からなる制御ゲート３
４が夫々形成された。ひきつづき、制御ゲート３４をマ
スクとしてｎ型不純物を基板２Ｉにイオン注入し、活性
化してｒ型のンース、ドレイン領域３５．３６を形成し
た（第１図（、）及び第３図図示）。ここで、第３図は
第１図（、）の平面図である。以下、図示しないが、全
面にＣＶＤ−８１０□膜を堆積した後、ソース。
ドレイン領域３５．３６に対応するＣＶＤ−Ｓ ｔｏ□
膜へのコンタクトホールの開口、Ａｔ配線の形成を行っ
てＥＰＲＯＭのメモリセルを製造した＠本発明によれば
、第１図（ｂ）に示す如く第１の多結晶シリコン層２５
をパターニングした後、全面に第２の酸化膜２２、第２
の多結晶シリコン層２８を形成しく同図（、）図示）、
更に溝部２６．。
膜へのコンタクトホールの開口、Ａｔ配線の形成を行っ
てＥＰＲＯＭのメモリセルを製造した＠本発明によれば
、第１図（ｂ）に示す如く第１の多結晶シリコン層２５
をパターニングした後、全面に第２の酸化膜２２、第２
の多結晶シリコン層２８を形成しく同図（、）図示）、
更に溝部２６．。
（又は２６２）Ｉ）幅ノ１／２程度の厚さもツＣｖＤＳ
１０２膜２９を堆積し、エッチバックを行うため（同図
（、）図示）、ＣｖＤＳｉＯ□膜２９１，２９２を溝部
２６Ｉ。
１０２膜２９を堆積し、エッチバックを行うため（同図
（、）図示）、ＣｖＤＳｉＯ□膜２９１，２９２を溝部
２６Ｉ。
２６内に酸化膜２７、第２の多結晶シリコン層２８を介
して埋込むことができ、表面を平坦化できる。従って、
モリブデンシリサイド層３゜を平坦化でき、このモリブ
デンシリサイド層３゜の段切れのない制御ゲート３４を
形成できる。
して埋込むことができ、表面を平坦化できる。従って、
モリブデンシリサイド層３゜を平坦化でき、このモリブ
デンシリサイド層３゜の段切れのない制御ゲート３４を
形成できる。
また、制御ゲート３４の一部としてモリブデンシリサイ
ド層３０を用いているため、素子の高速動作が可能とな
る。
ド層３０を用いているため、素子の高速動作が可能とな
る。
上記実施例では、導電材料層を第２の多結晶シリコン層
とモリブデンシリサイド層の二層構造としたが、これに
限定されない。例えば多結晶シリコン層とモリブデン、
タングステン等の高融点金属層又はモリブデンシリサイ
ド、タングステンシリサイド等の高融点金属シリサイド
層の単層で形成してもよい。また、モリブデンシリサイ
ド層の代υにチタンシリサイド層、タングステンシリサ
イド層、あるいはタングステン層、チタ／層、モリブデ
ン層でもよい。
とモリブデンシリサイド層の二層構造としたが、これに
限定されない。例えば多結晶シリコン層とモリブデン、
タングステン等の高融点金属層又はモリブデンシリサイ
ド、タングステンシリサイド等の高融点金属シリサイド
層の単層で形成してもよい。また、モリブデンシリサイ
ド層の代υにチタンシリサイド層、タングステンシリサ
イド層、あるいはタングステン層、チタ／層、モリブデ
ン層でもよい。
上記実施例では、ＥＰＲＯＭのメモリセルの製造に適用
した例について説明したが、Ｅ２ＦＲＯＭ等の製造にも
同様に適用できる。
した例について説明したが、Ｅ２ＦＲＯＭ等の製造にも
同様に適用できる。
以上詳述した如く、本発明によれば制御ゲートを平坦化
して断切れを防止した高性能、高速性のＥＦＲＯＭ等の
不揮発性半導体記憶装置を製造′し得る方法を提供でき
る。
して断切れを防止した高性能、高速性のＥＦＲＯＭ等の
不揮発性半導体記憶装置を製造′し得る方法を提供でき
る。
第１図（−）〜（、）は本発明の一実施例に係るＥＰＲ
ＯＭのメモリセルの製造方法を工程順に示す断面図、第
２図は第１図（ｃ）の平面図、第３図は第１図（、）の
平面図、第４図（、）〜（ｃ）は従来のＥＦＲＯＭのメ
モリセルの製造方法を工程順に示す断面図である。 ２１・・・ＰＷのシリコン基板、２２・・・フィールド
酸化膜、２３・・・島領域、２４．２７・・・第１の酸
化膜、２５．２ＦＩ・・・多結晶シリコン層、２６１１
２６２”’ｍ部、２９ 、２９１ 、２９．−ＣＶＤＳ
ＩＯ２膜、３０・・・モリブデンシリサイド層、３１．
３３・・・ゲート酸化膜、３２・・・浮遊ゲート、３４
・・・制御ゲート、３５・・・炉型のソース領域、３６
・・・Ｎ＋型のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図
ＯＭのメモリセルの製造方法を工程順に示す断面図、第
２図は第１図（ｃ）の平面図、第３図は第１図（、）の
平面図、第４図（、）〜（ｃ）は従来のＥＦＲＯＭのメ
モリセルの製造方法を工程順に示す断面図である。 ２１・・・ＰＷのシリコン基板、２２・・・フィールド
酸化膜、２３・・・島領域、２４．２７・・・第１の酸
化膜、２５．２ＦＩ・・・多結晶シリコン層、２６１１
２６２”’ｍ部、２９ 、２９１ 、２９．−ＣＶＤＳ
ＩＯ２膜、３０・・・モリブデンシリサイド層、３１．
３３・・・ゲート酸化膜、３２・・・浮遊ゲート、３４
・・・制御ゲート、３５・・・炉型のソース領域、３６
・・・Ｎ＋型のドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦第２図 第３図 第４図
Claims (2)
- （１）半導体基板上に第１の絶縁膜を介して第１の非単
結晶シリコン層を堆積する工程と、この第１の非単結晶
シリコン層を選択的にエッチングし溝部を形成する工程
と、この第１の非単結晶シリコン層を含む基板上に第２
の絶縁膜を介して第２の非単結晶シリコン層を形成する
工程と、前記溝部内に第２の絶縁膜及び第２の非単結晶
シリコン層を介して絶縁物を埋め込む工程と、全面に導
電性材料層を形成する工程と、この導電性材料層、前記
絶縁物、第２の非単結晶シリコン層、第２の絶縁膜及び
第１の非単結晶シリコン層をパターニングし、第１の非
単結晶シリコンからなる浮遊ゲート、第２の非単結晶シ
リコン及び導電性材料からなる制御ゲートを夫々形成す
る工程とを具備することを特徴とする不揮発性半導体記
憶装置の製造方法。 - （２）導電性材料層が高融点金属層であることを特徴と
する特許請求の範囲第１項記載の不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964185A JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26964185A JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128567A true JPS62128567A (ja) | 1987-06-10 |
| JPH0715954B2 JPH0715954B2 (ja) | 1995-02-22 |
Family
ID=17475175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26964185A Expired - Lifetime JPH0715954B2 (ja) | 1985-11-30 | 1985-11-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715954B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265175A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体不揮発性記憶装置及びその製造方法 |
| EP0454020A2 (en) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2002509359A (ja) * | 1997-12-18 | 2002-03-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体不揮発性メモリの制御ゲートおよびフローティングゲートの形成 |
| US6392269B2 (en) | 1998-05-18 | 2002-05-21 | Nec Corporation | Non-volatile semiconductor memory and manufacturing method thereof |
| JP2014517535A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 半導体記憶装置を提供するための技法 |
-
1985
- 1985-11-30 JP JP26964185A patent/JPH0715954B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265175A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体不揮発性記憶装置及びその製造方法 |
| EP0454020A2 (en) * | 1990-04-24 | 1991-10-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JPH045865A (ja) * | 1990-04-24 | 1992-01-09 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US5150178A (en) * | 1990-04-24 | 1992-09-22 | Kabushiki Kaisha Toshiba | Gate structure for a semiconductor memory device |
| JP2002509359A (ja) * | 1997-12-18 | 2002-03-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体不揮発性メモリの制御ゲートおよびフローティングゲートの形成 |
| US6392269B2 (en) | 1998-05-18 | 2002-05-21 | Nec Corporation | Non-volatile semiconductor memory and manufacturing method thereof |
| JP2014517535A (ja) * | 2011-06-06 | 2014-07-17 | マイクロン テクノロジー， インク． | 半導体記憶装置を提供するための技法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715954B2 (ja) | 1995-02-22 |
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