JPH0341987B2 - - Google Patents
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- JPH0341987B2 JPH0341987B2 JP60057717A JP5771785A JPH0341987B2 JP H0341987 B2 JPH0341987 B2 JP H0341987B2 JP 60057717 A JP60057717 A JP 60057717A JP 5771785 A JP5771785 A JP 5771785A JP H0341987 B2 JPH0341987 B2 JP H0341987B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、不揮発性半導体記憶装置の製造方法
に関し、特に浮遊ゲートを有するEPROM、
E2PROM等の不揮発性半導体記憶装置の製造方
法に係る。
に関し、特に浮遊ゲートを有するEPROM、
E2PROM等の不揮発性半導体記憶装置の製造方
法に係る。
従来、浮遊ゲートを有するEPROMのメモリセ
ルは第４図ａ〜ｃに示す方法により製造されてい
る。
ルは第４図ａ〜ｃに示す方法により製造されてい
る。
まず、例えばｐ型シリコン基板１の表面に素子
分離領域としてのフイールド酸化膜２を形成し、
このフイールド酸化膜２で分離された基板１の島
領域３表面に第１のゲート酸化膜４を形成した
後、全面に第１の多結晶シリコン層５を形成する
（第４図ａ図示）。つづいて、この多結晶シリコン
層５をパターニングして浮遊ゲート６を形成した
後、これを熱酸化処理して薄い第２のゲート酸化
膜７を形成する（同図ｂ図示）。次いで、全面に
第２の多結晶シリコン層を堆積し、パターニング
して制御ゲート８を形成する（同図ｃ図示）。以
下、図示しないが、制御ゲート８をマスクとして
ｎ型不純物を基板１にイオン注入し、活性化して
n+型のソース、ドレイン領域を形成した後、
CVD−SiO2膜の堆積、コンタクトホールの開孔、
Al配線の形成を行なうことによりEPROMのメ
モリセルを製造する。
分離領域としてのフイールド酸化膜２を形成し、
このフイールド酸化膜２で分離された基板１の島
領域３表面に第１のゲート酸化膜４を形成した
後、全面に第１の多結晶シリコン層５を形成する
（第４図ａ図示）。つづいて、この多結晶シリコン
層５をパターニングして浮遊ゲート６を形成した
後、これを熱酸化処理して薄い第２のゲート酸化
膜７を形成する（同図ｂ図示）。次いで、全面に
第２の多結晶シリコン層を堆積し、パターニング
して制御ゲート８を形成する（同図ｃ図示）。以
下、図示しないが、制御ゲート８をマスクとして
ｎ型不純物を基板１にイオン注入し、活性化して
n+型のソース、ドレイン領域を形成した後、
CVD−SiO2膜の堆積、コンタクトホールの開孔、
Al配線の形成を行なうことによりEPROMのメ
モリセルを製造する。
しかしながら、前述した方法によれば全面に第
１の多結晶シリコン層５を形成した後、これをパ
ターニングすることにより浮遊ゲート６を形成す
るため、浮遊ゲート６間に凹部９が発生する。そ
の結果、この浮遊ゲート６を熱酸化して第２のゲ
ート酸化膜７を形成する際、前記凹部９のコーナ
部（点線部分）１０に充分な厚さのゲート酸化膜
７が形成されない場合があるのと同時に、コーナ
部１０に電界集中が生じ、第２のゲート酸化膜７
の耐圧が低下する。また、第２の多結晶シリコン
層のパターニング時には、通常、RIEが用いられ
ているが、前記凹部９による段差が存在するた
め、オーバーエツチングが必要で制御ゲート８の
加工性が低下する。
１の多結晶シリコン層５を形成した後、これをパ
ターニングすることにより浮遊ゲート６を形成す
るため、浮遊ゲート６間に凹部９が発生する。そ
の結果、この浮遊ゲート６を熱酸化して第２のゲ
ート酸化膜７を形成する際、前記凹部９のコーナ
部（点線部分）１０に充分な厚さのゲート酸化膜
７が形成されない場合があるのと同時に、コーナ
部１０に電界集中が生じ、第２のゲート酸化膜７
の耐圧が低下する。また、第２の多結晶シリコン
層のパターニング時には、通常、RIEが用いられ
ているが、前記凹部９による段差が存在するた
め、オーバーエツチングが必要で制御ゲート８の
加工性が低下する。
一方、前述した方法では制御ゲート８を多結晶
シリコンにより形成したが、最近、素子の高速動
作化を図るために多結晶シリコン層の代りに高融
点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、高融点金属層を用いた場
合、熱処理時に前述した浮遊ゲート間の凹部の段
差において断切れを生じるという欠点を有する。
シリコンにより形成したが、最近、素子の高速動
作化を図るために多結晶シリコン層の代りに高融
点金属層又は高融点金属シリサイド層が用いられ
ている。しかしながら、高融点金属層を用いた場
合、熱処理時に前述した浮遊ゲート間の凹部の段
差において断切れを生じるという欠点を有する。
本発明は、浮遊ゲートと制御ゲート間の耐圧を
向上すると共に、制御ゲートを平坦化して断切れ
を防止し得る不揮発性半導体記憶装置の製造方法
を提供しようとするものである。
向上すると共に、制御ゲートを平坦化して断切れ
を防止し得る不揮発性半導体記憶装置の製造方法
を提供しようとするものである。
本発明は、半導体基板上に第１の絶縁膜を介し
て第１の非単結晶シリコン層を堆積する工程と、
この非単結晶シリコン層上に第２の絶縁膜を形成
した後、この第２の絶縁膜上に第２の非単結晶シ
リコン層をを堆積する工程と、これら第２の非単
結晶シリコン層、第２の絶縁膜及び第１の非単結
晶シリコン層を選択的にエツチングした第１の非
単結晶シリコン層を形成すべき浮遊ゲートの一方
の長さとするための溝部を開口する工程と、この
溝部内を絶縁物で埋込む工程と、全面に導電材料
層を形成した後、この導電材料層から前記絶縁物
を含む前記第１の絶縁膜に亙つて順次パターニン
グすることにより第１の非単結晶シリコンからな
る浮遊ゲートと、該浮遊ゲートとセルフアライン
となる第２の非単結晶シリコンパターン及びこれ
と長さ方向に沿う側面がセルフアラインとなり、
少なくとも一端が前記絶縁物上に延出した導電材
料パターンからなる制御ゲートとを形成する工程
とを具備したことを特徴とする不揮発性半導体記
憶装置の製造方法である。
て第１の非単結晶シリコン層を堆積する工程と、
この非単結晶シリコン層上に第２の絶縁膜を形成
した後、この第２の絶縁膜上に第２の非単結晶シ
リコン層をを堆積する工程と、これら第２の非単
結晶シリコン層、第２の絶縁膜及び第１の非単結
晶シリコン層を選択的にエツチングした第１の非
単結晶シリコン層を形成すべき浮遊ゲートの一方
の長さとするための溝部を開口する工程と、この
溝部内を絶縁物で埋込む工程と、全面に導電材料
層を形成した後、この導電材料層から前記絶縁物
を含む前記第１の絶縁膜に亙つて順次パターニン
グすることにより第１の非単結晶シリコンからな
る浮遊ゲートと、該浮遊ゲートとセルフアライン
となる第２の非単結晶シリコンパターン及びこれ
と長さ方向に沿う側面がセルフアラインとなり、
少なくとも一端が前記絶縁物上に延出した導電材
料パターンからなる制御ゲートとを形成する工程
とを具備したことを特徴とする不揮発性半導体記
憶装置の製造方法である。
上述した本発明によれば、浮遊ゲートと制御ゲ
ート間の耐圧を向上できると共に、制御ゲートを
平坦化して段切れを防止できる。また、浮遊ゲー
トの形成と同時に、該浮遊ゲートとセルフアライ
ンとなる第２の非単結晶シリンコンパターン及び
これと長さ方向に沿う側面がセルフアラインとな
り、少なくとも一端が前記絶縁物上に延出され、
他のセルの共通配線として機能する導電材料パタ
ーンからなる制御ゲートを形成することができ
る。
ート間の耐圧を向上できると共に、制御ゲートを
平坦化して段切れを防止できる。また、浮遊ゲー
トの形成と同時に、該浮遊ゲートとセルフアライ
ンとなる第２の非単結晶シリンコンパターン及び
これと長さ方向に沿う側面がセルフアラインとな
り、少なくとも一端が前記絶縁物上に延出され、
他のセルの共通配線として機能する導電材料パタ
ーンからなる制御ゲートを形成することができ
る。
以下、本発明をEPROMのメモリセルの製造に
適用した例について第１図ａ〜ｆ及び第２図、第
３図を参照して説明する。
適用した例について第１図ａ〜ｆ及び第２図、第
３図を参照して説明する。
まず、ｐ型シリコン基板２１の表面にフイール
ド酸化膜２２を形成した後、このフイールド酸化
膜２２で分離された基板２１の島領域２３に例え
ば熱酸化法により第１の酸化膜２４を形成した。
つづいて、全面に例えば厚さ2000Åの第１の多結
晶シリコン層２５を堆積した後、リン等の不純物
のイオン注入又はPOCl3による熱拡散により多結
晶シリコン層２５に不純物をドーピングした（第
１図ａ図示）。
ド酸化膜２２を形成した後、このフイールド酸化
膜２２で分離された基板２１の島領域２３に例え
ば熱酸化法により第１の酸化膜２４を形成した。
つづいて、全面に例えば厚さ2000Åの第１の多結
晶シリコン層２５を堆積した後、リン等の不純物
のイオン注入又はPOCl3による熱拡散により多結
晶シリコン層２５に不純物をドーピングした（第
１図ａ図示）。
次いで、900〜1000℃の希釈酸化雰囲気中で熱
酸化処理を施して第１の多結晶シリコン層２５表
面に例えば厚さ200Åの第２の酸化膜２６を形成
した。なお、この酸化膜２６の代りにCVD−
SiO2膜を用いてもよい。つづいて、全面に例え
ば厚さ1000Åの第２の多結晶シリコン層２７を堆
積した（同図ｂ図示）。
酸化処理を施して第１の多結晶シリコン層２５表
面に例えば厚さ200Åの第２の酸化膜２６を形成
した。なお、この酸化膜２６の代りにCVD−
SiO2膜を用いてもよい。つづいて、全面に例え
ば厚さ1000Åの第２の多結晶シリコン層２７を堆
積した（同図ｂ図示）。
次いで、前記第２の多結晶シリコン層２７、第
２の酸化膜２６及び第１の多結晶シリコン層２５
を図示しないレジストパターンをマスクとして
RIEにより順次エツチング除去して溝部２８1，
２８2を形成した（同図ｃ及び第２図図示）。第２
図は第１図ｃの平面図である。この溝部２８1，
２８2により第１の多結晶シリコン層２５の一部
を形成すべき浮遊ゲートの長さに分離した。つづ
いて、全面に前記溝部２８1，２８2の幅の1/2程
度の厚さをもつCVD−SiO2膜２９を堆積した
（同図ｄ図示）。このCVD−SiO2膜２９の堆積に
先立つて、熱酸化して溝部２８1，２８2内面に露
出した多結晶シリコン層に酸化膜を形成してもよ
い。ひきつづき、900℃N2雰囲気中でアニーリン
グした後、RIEによりCVD−SiO2膜２９をエツ
チバツクすると共に、第２の多結晶シリコン層２
７上の薄い酸化膜を除去して溝部２８1，２８2内
にSiO2３０1，３０2を埋込んで表面を平坦化した
（同図ｅ図示）。
２の酸化膜２６及び第１の多結晶シリコン層２５
を図示しないレジストパターンをマスクとして
RIEにより順次エツチング除去して溝部２８1，
２８2を形成した（同図ｃ及び第２図図示）。第２
図は第１図ｃの平面図である。この溝部２８1，
２８2により第１の多結晶シリコン層２５の一部
を形成すべき浮遊ゲートの長さに分離した。つづ
いて、全面に前記溝部２８1，２８2の幅の1/2程
度の厚さをもつCVD−SiO2膜２９を堆積した
（同図ｄ図示）。このCVD−SiO2膜２９の堆積に
先立つて、熱酸化して溝部２８1，２８2内面に露
出した多結晶シリコン層に酸化膜を形成してもよ
い。ひきつづき、900℃N2雰囲気中でアニーリン
グした後、RIEによりCVD−SiO2膜２９をエツ
チバツクすると共に、第２の多結晶シリコン層２
７上の薄い酸化膜を除去して溝部２８1，２８2内
にSiO2３０1，３０2を埋込んで表面を平坦化した
（同図ｅ図示）。
次いで、全面に例えば厚さ1000Åの第３の多結
晶シリコン層を堆積し、これに砒素等の不純物を
イオン注入した後、厚さ3000Åのモリブデンシリ
サイド層を堆積した。つづいて、モリブデンシリ
サイド層、第３の多結晶シリコン層、第２の多結
晶シリコン層２７、第２の酸化膜２６、第１の多
結晶シリコン層２５及び第１の酸化膜２４を前記
SiO2３０1，３０2を含んで順次パターニングし
た。これにより、基板２１表面側から第１のゲー
ト酸化膜３１、第１の多結晶シリコンからなる浮
遊ゲート３２、第２のゲート酸化膜３３、第２の
多結晶シリコン層２７と第３の多結晶シリコン層
３４とモリブデンシリサイド層３５の三層からな
る制御ゲート３６が夫々形成された。ひきつづ
き、制御ゲート３６をマスクとしてｎ型不純物を
基板２１にイオン注入し、活性化してn+型のソ
ース、ドレイン領域３７，３８を形成した（同図
ｆ及び第３図図示）。以下、図示しないが、全面
にCVD−SiO2膜を堆積した後、ソーン、ドレイ
ン領域３７，３８に対応するCVD−SiO2膜への
コンタクトホールの開口、Al配線の形成を行な
つてEPROMのメモリセルを製造した。
晶シリコン層を堆積し、これに砒素等の不純物を
イオン注入した後、厚さ3000Åのモリブデンシリ
サイド層を堆積した。つづいて、モリブデンシリ
サイド層、第３の多結晶シリコン層、第２の多結
晶シリコン層２７、第２の酸化膜２６、第１の多
結晶シリコン層２５及び第１の酸化膜２４を前記
SiO2３０1，３０2を含んで順次パターニングし
た。これにより、基板２１表面側から第１のゲー
ト酸化膜３１、第１の多結晶シリコンからなる浮
遊ゲート３２、第２のゲート酸化膜３３、第２の
多結晶シリコン層２７と第３の多結晶シリコン層
３４とモリブデンシリサイド層３５の三層からな
る制御ゲート３６が夫々形成された。ひきつづ
き、制御ゲート３６をマスクとしてｎ型不純物を
基板２１にイオン注入し、活性化してn+型のソ
ース、ドレイン領域３７，３８を形成した（同図
ｆ及び第３図図示）。以下、図示しないが、全面
にCVD−SiO2膜を堆積した後、ソーン、ドレイ
ン領域３７，３８に対応するCVD−SiO2膜への
コンタクトホールの開口、Al配線の形成を行な
つてEPROMのメモリセルを製造した。
しかして、本発明方法によれば分離部分に
SiO2（例えば３０1）が埋込まれた浮遊ゲート３２
を形成でき、制御ゲート３６が重なる浮遊ゲート
３２上の第２のゲート酸化膜３３に従来の第４図
ｃに示すような凹部９によるコーナ部１０が発生
しないため、膜厚の不均一化や電界集中等による
耐圧劣化、保持特性の劣化を防止できる。その結
果、高信頼性のEPROMを高歩留りで得ることが
できる。
SiO2（例えば３０1）が埋込まれた浮遊ゲート３２
を形成でき、制御ゲート３６が重なる浮遊ゲート
３２上の第２のゲート酸化膜３３に従来の第４図
ｃに示すような凹部９によるコーナ部１０が発生
しないため、膜厚の不均一化や電界集中等による
耐圧劣化、保持特性の劣化を防止できる。その結
果、高信頼性のEPROMを高歩留りで得ることが
できる。
また、第３の多結晶シリコン層とその上に堆積
されるモリブデンシリサイド層を平坦化できるた
め、該モリブデンシリサイド層の段切れのない制
御ゲート６を形成でき、ひいては高速動作が可能
なEPROMを得ることができる。
されるモリブデンシリサイド層を平坦化できるた
め、該モリブデンシリサイド層の段切れのない制
御ゲート６を形成でき、ひいては高速動作が可能
なEPROMを得ることができる。
なお、上記実施例では溝部２８1，２８2への絶
縁物の埋込みを、CVD−SiO2膜の堆積、エツチ
バツクにより行なつていたが、熱酸化により溝部
内面に露出した第１、第２の多結晶シリコン層を
酸化し、該酸化膜の体積膨張を利用して埋込んで
もよい。
縁物の埋込みを、CVD−SiO2膜の堆積、エツチ
バツクにより行なつていたが、熱酸化により溝部
内面に露出した第１、第２の多結晶シリコン層を
酸化し、該酸化膜の体積膨張を利用して埋込んで
もよい。
上記実施例では、導電材料層を第３の多結晶シ
リコン層とモリブデンシリサイド層の二層構造と
したが、これに限定されない。例えば多結晶シリ
コン層、モリブデン等の高融点金属層又はモリブ
デンシリサイド、タングステンシリサイド等の高
融点金属シリサイド層の単層で形成してもよく、
或いはこれらを組合せた二層以上の構成としても
よい。
リコン層とモリブデンシリサイド層の二層構造と
したが、これに限定されない。例えば多結晶シリ
コン層、モリブデン等の高融点金属層又はモリブ
デンシリサイド、タングステンシリサイド等の高
融点金属シリサイド層の単層で形成してもよく、
或いはこれらを組合せた二層以上の構成としても
よい。
上記実施例では、EPROMのメモリセルの製造
に適用した例について説明したが、E2PROM等
の製造にも同様に適用できる。
に適用した例について説明したが、E2PROM等
の製造にも同様に適用できる。
以上詳述した如く、本発明によれば浮遊ゲート
と制御ゲート間の耐圧を向上すると共に、制御ゲ
ートを平坦化して断切れを防止した高性能、高信
頼性のEPROM等の不揮発性半導体記憶装置を製
造し得る方法を提供できる。
と制御ゲート間の耐圧を向上すると共に、制御ゲ
ートを平坦化して断切れを防止した高性能、高信
頼性のEPROM等の不揮発性半導体記憶装置を製
造し得る方法を提供できる。
第１図ａ〜ｆは本発明の実施例における
EPROMのメモリセルの製造工程を示す断面図、
第２図は第１図ｃの平面図、第３図は第１図ｆの
平面図、第４図ａ〜ｃは従来のEPROMのメモリ
セルの製造工程を示す断面図である。 ２１……ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……島領域、２５……第１の多結
晶シリコン層、２７……第２の多結晶シリコン
層、２８1，２８2……溝部、３０1，３０2……
SiO2、３１……第１のゲート酸化膜、３２……
浮遊ゲート、３３……第２のゲート酸化膜、３４
……第３の多結晶シリコン層、３５……モリブデ
ンシリサイド層、３６……制御ゲート、３７……
n+型ソース領域、３８……n+型ドレイン領域。
EPROMのメモリセルの製造工程を示す断面図、
第２図は第１図ｃの平面図、第３図は第１図ｆの
平面図、第４図ａ〜ｃは従来のEPROMのメモリ
セルの製造工程を示す断面図である。 ２１……ｐ型シリコン基板、２２……フイール
ド酸化膜、２３……島領域、２５……第１の多結
晶シリコン層、２７……第２の多結晶シリコン
層、２８1，２８2……溝部、３０1，３０2……
SiO2、３１……第１のゲート酸化膜、３２……
浮遊ゲート、３３……第２のゲート酸化膜、３４
……第３の多結晶シリコン層、３５……モリブデ
ンシリサイド層、３６……制御ゲート、３７……
n+型ソース領域、３８……n+型ドレイン領域。
Claims (1)
- １ 半導体基板上に第１の絶縁膜を介して第１の
非単結晶シリコン層を堆積する工程と、この非単
結晶シリコン層上に第２の絶縁膜を形成した後、
この第２の絶縁膜上に第２の非単結晶シリコン層
をを堆積する工程と、これら第２の非単結晶シリ
コン層、第２の絶縁膜及び第１の非単結晶シリコ
ン層を選択的にエツチングした第１の非単結晶シ
リコン層を形成すべき浮遊ゲートの一方の長さと
するための溝部を開口する工程と、この溝部内を
絶縁物で埋込む工程と、全面に導電材料層を形成
した後、この導電材料層から前記絶縁物を含む前
記第１の絶縁膜に亙つて順次パターニングするこ
とにより第１の非単結晶シリコンからなる浮遊ゲ
ートと、該浮遊ゲートとセルフアラインとなる第
２の非単結晶シリコンパターン及びこれと長さ方
向に沿う側面がセルフアラインとなり、少なくと
も一端が前記絶縁物上に延出した導電材料パター
ンからなる制御ゲートとを形成する工程とを具備
したことを特徴とする不揮発性半導体記憶装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057717A JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057717A JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216480A JPS61216480A (ja) | 1986-09-26 |
| JPH0341987B2 true JPH0341987B2 (ja) | 1991-06-25 |
Family
ID=13063694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057717A Granted JPS61216480A (ja) | 1985-03-22 | 1985-03-22 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216480A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
-
1985
- 1985-03-22 JP JP60057717A patent/JPS61216480A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961189A (ja) * | 1982-09-15 | 1984-04-07 | ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン | 高密度型ｅｐｒｏｍメモリ−・アレ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216480A (ja) | 1986-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |