JPS60234372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60234372A JPS60234372A JP59090414A JP9041484A JPS60234372A JP S60234372 A JPS60234372 A JP S60234372A JP 59090414 A JP59090414 A JP 59090414A JP 9041484 A JP9041484 A JP 9041484A JP S60234372 A JPS60234372 A JP S60234372A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に２層のダー
ト電極構造を有するＥＰＲＯＭ （ＥｒａｇａｂｌｅＰ
ＲＯＭ）に係わる。
ト電極構造を有するＥＰＲＯＭ （ＥｒａｇａｂｌｅＰ
ＲＯＭ）に係わる。
従来、例えば２層のケ゛−ト電極を有するＥＰＲＯＭ
社、第１図（ａ）〜（ｃ）に示すように製造されている
。
社、第１図（ａ）〜（ｃ）に示すように製造されている
。
まず、例えばＰ型のシリコン基板１の表面に素子分離領
域２を形成し、更にこの素子分離領域２で囲まれた基板
ｌの島領域３にダート絶縁膜４を形成した抜、全面に第
１の多結晶シリコン層５を形成した（第１図（ａ）図示
）。つづいて、この多結晶シリコン層５をパターニング
して浮遊ダート電極６を形成した後、これを酸化して薄
い第２のダートＰ縁膜７を形成する（第１図（ｂ）図示
）。しかる後、全面に第２の多結晶シリコン層を形成し
、ツクターニングして制御ｆ−）電極８を形成する。以
下、図示しないが、制御ｆ−）電極８をマスクとして基
板１にｎ型不純物をイオン注入しソース、ドレイン領切
を形成した後、層間絶縁膜を形成し、更にコンタクトホ
ール、Ａ／＝配線を形成してＥＰＲＯＭを製造する（第
１図（ｃ）図示）。
域２を形成し、更にこの素子分離領域２で囲まれた基板
ｌの島領域３にダート絶縁膜４を形成した抜、全面に第
１の多結晶シリコン層５を形成した（第１図（ａ）図示
）。つづいて、この多結晶シリコン層５をパターニング
して浮遊ダート電極６を形成した後、これを酸化して薄
い第２のダートＰ縁膜７を形成する（第１図（ｂ）図示
）。しかる後、全面に第２の多結晶シリコン層を形成し
、ツクターニングして制御ｆ−）電極８を形成する。以
下、図示しないが、制御ｆ−）電極８をマスクとして基
板１にｎ型不純物をイオン注入しソース、ドレイン領切
を形成した後、層間絶縁膜を形成し、更にコンタクトホ
ール、Ａ／＝配線を形成してＥＰＲＯＭを製造する（第
１図（ｃ）図示）。
しかし々から、前述した製造方法によれば、全面に第１
の多結晶シリコン層５を形成した稜、これをノやターニ
ングすることにより浮遊ダート電極６を形成するため、
浮遊？−）電極６間に凹部９が発生する。従って、この
浮遊ｆ−）電極６を酸化して第２のダート絶縁膜７を形
成する際、前記四部９のコーナ一部（点線）１０に十分
な厚みのダート絶縁膜７が形成されない場合があるのと
同時に、コーナ一部１０に電界集中が生じ、第２のダー
ト絶縁膜７の耐圧が低下する。また、浮遊ダート電極６
、制御ダート電極８間の第２のｆ−）絶縁膜７に熱酸化
膜を用いると、膜厚の不均一等によシ耐圧が劣化する。
の多結晶シリコン層５を形成した稜、これをノやターニ
ングすることにより浮遊ダート電極６を形成するため、
浮遊？−）電極６間に凹部９が発生する。従って、この
浮遊ｆ−）電極６を酸化して第２のダート絶縁膜７を形
成する際、前記四部９のコーナ一部（点線）１０に十分
な厚みのダート絶縁膜７が形成されない場合があるのと
同時に、コーナ一部１０に電界集中が生じ、第２のダー
ト絶縁膜７の耐圧が低下する。また、浮遊ダート電極６
、制御ダート電極８間の第２のｆ−）絶縁膜７に熱酸化
膜を用いると、膜厚の不均一等によシ耐圧が劣化する。
ところで、上記方法では制御ｆ−）電極８の材料として
多結晶シリコン層を用いたが、最近、素子の高速動作化
を図るために多結晶シリコン層に代り高融点金属層もし
くは高融点金属のシリサイド層が用いられている。しか
しながら、これらの金属層を用いた場合、熱処理時に凹
部のステップ部において断切れを生じるという欠点を有
する。また、第１の多結晶シリコン層のノＰターニング
時には、通常ＲＩＥ （Ｒｅａｅｔｉｖ＠ＩｏｎＥｔｃ
ｈｉｎｇ ）が用いられるが、前記高融点金属層もしく
はシリサイド層は５ＩＯ２とのエツチング時の選択性が
少ないため、下地の素子分離領域を著しくエツチングす
る欠点を有する。なお、上記した欠点は、多結晶シリコ
ン層上に高融点金属層等を積層させたいわゆるテリサイ
ド構造の場合も同様である。
多結晶シリコン層を用いたが、最近、素子の高速動作化
を図るために多結晶シリコン層に代り高融点金属層もし
くは高融点金属のシリサイド層が用いられている。しか
しながら、これらの金属層を用いた場合、熱処理時に凹
部のステップ部において断切れを生じるという欠点を有
する。また、第１の多結晶シリコン層のノＰターニング
時には、通常ＲＩＥ （Ｒｅａｅｔｉｖ＠ＩｏｎＥｔｃ
ｈｉｎｇ ）が用いられるが、前記高融点金属層もしく
はシリサイド層は５ＩＯ２とのエツチング時の選択性が
少ないため、下地の素子分離領域を著しくエツチングす
る欠点を有する。なお、上記した欠点は、多結晶シリコ
ン層上に高融点金属層等を積層させたいわゆるテリサイ
ド構造の場合も同様である。
本発明は上記事情に鑑みてなされたもので、ダート電極
間の耐圧を向上できるとともに、２層目以上のケ９−ト
電極の断切れを阻止し得る半導体装置の製造方法を折伏
することを目的とする。
間の耐圧を向上できるとともに、２層目以上のケ９−ト
電極の断切れを阻止し得る半導体装置の製造方法を折伏
することを目的とする。
本発明は、半導体基板の表面に素子分離領域を形成する
工程と、この素子分離領域で囲まれた基板の島領域にケ
゛−ト絶縁膜を形成する工程と、全面に非単結晶シリコ
ン層を形成する工程と、この非単結晶シリコン層上に直
接もし７くは絶縁膜を介して素子分離領域の一部に対応
する部分が開口さねた耐酸化性膜パターンを形成する工
程と、この耐酸化性膜ｉ！ターンをマスクとして非結晶
シリコン層を選択的に酸化することによって非単結晶シ
リコン層の一部を分離絶縁する工程と、その上部にダー
ト電極を形成して基板の表面全体を平坦化する工程とを
具備することを特徴とし、ダート電極を従来のようにＲ
ＩＥ等を用いずに形成して基板の表面全体を平坦化する
とともに、堆積化された耐酸化性膜パターンをそのまま
ダート絶縁材料として用・い耐圧の向上と断切れの防止
を図ったことを骨子とする。
工程と、この素子分離領域で囲まれた基板の島領域にケ
゛−ト絶縁膜を形成する工程と、全面に非単結晶シリコ
ン層を形成する工程と、この非単結晶シリコン層上に直
接もし７くは絶縁膜を介して素子分離領域の一部に対応
する部分が開口さねた耐酸化性膜パターンを形成する工
程と、この耐酸化性膜ｉ！ターンをマスクとして非結晶
シリコン層を選択的に酸化することによって非単結晶シ
リコン層の一部を分離絶縁する工程と、その上部にダー
ト電極を形成して基板の表面全体を平坦化する工程とを
具備することを特徴とし、ダート電極を従来のようにＲ
ＩＥ等を用いずに形成して基板の表面全体を平坦化する
とともに、堆積化された耐酸化性膜パターンをそのまま
ダート絶縁材料として用・い耐圧の向上と断切れの防止
を図ったことを骨子とする。
以下、本発明をＥＰＲＯＭセルの製造に適用した場合に
ついて第２図（ａ）〜（ｅ）、第３図及び第４図を参照
して計明する。
ついて第２図（ａ）〜（ｅ）、第３図及び第４図を参照
して計明する。
〔１〕 まず、例えはＰ型のシリコン基板２１の表面に
周知の技術により素子分離領域２２を形成した彼、この
素子分離領−２２で囲まれた基板２１の島領鰺２３に第
１のダート絶縁膜２４を例えば熱酸化法により形成した
。つづいて、全面に例えば厚さ２０００Ｘの第１の多結
晶シリコン層（非単結晶シリコン層）２５を堆積した後
、これにリン等の不純分をイオン注入あるいはｐａｃｔ
３を拡散源としだ熱拡散法等の方法でドープした（第２
図（、）図示）。次いで、前記多結晶シリコン層２５上
に例え＃′１９００〜１０００℃の希釈酸化によシ厚さ
２００Ｘ前抜の第１のシリコン酸化膜（Ｓ１０２膜）２
６を形成した（第２図（ｂ）図示）。しかる後、全面に
厚さ１５０Ｘ程度のシリコン窒化膜をＬＰＣＶＤ法、あ
るいはプラズマＣＶＤ法等で堆積した後、素子分離領域
２２上の一部に対応する５１３Ｎ４膜をフォトリソグラ
フィとＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ ）によシ選択的に除去し、開口部２７を有する
シリコン窒化膜パターン２８を形成した（第２図（ｅ）
図示）。
周知の技術により素子分離領域２２を形成した彼、この
素子分離領−２２で囲まれた基板２１の島領鰺２３に第
１のダート絶縁膜２４を例えば熱酸化法により形成した
。つづいて、全面に例えば厚さ２０００Ｘの第１の多結
晶シリコン層（非単結晶シリコン層）２５を堆積した後
、これにリン等の不純分をイオン注入あるいはｐａｃｔ
３を拡散源としだ熱拡散法等の方法でドープした（第２
図（、）図示）。次いで、前記多結晶シリコン層２５上
に例え＃′１９００〜１０００℃の希釈酸化によシ厚さ
２００Ｘ前抜の第１のシリコン酸化膜（Ｓ１０２膜）２
６を形成した（第２図（ｂ）図示）。しかる後、全面に
厚さ１５０Ｘ程度のシリコン窒化膜をＬＰＣＶＤ法、あ
るいはプラズマＣＶＤ法等で堆積した後、素子分離領域
２２上の一部に対応する５１３Ｎ４膜をフォトリソグラ
フィとＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ ）によシ選択的に除去し、開口部２７を有する
シリコン窒化膜パターン２８を形成した（第２図（ｅ）
図示）。
［＋１］ 次に、このシリコン窒化Ｊ［ｉ ｉ＋ ｐ
−７２８をマスクとして熱酸化を行なった。この際、熱
酸化はシリコン窒化膜）臂ターン２８の開口部２７下に
位置する多結晶シリコン層２５が完全に酸化される条件
下で行なう。その結果、シリコン窒化Ｗ／？ターフ２８
の開口部２７下の多結晶シリコン層２５は酸化されて第
２の５ＩＯ２膜２９となるとともに、シリコ／窒化膜パ
ターン２８の上部にも第３のＳｉＯ□膜３０膜形０され
、基板２１の表面全体が平坦となった。また、酸化され
ずに残存した第１の多結晶シリコン層祉、浮遊ゲート電
極３１となった（第２図（ｄ）図示）。つづいて、全面
に第２の多結晶シリコン層を堆積した後、これをパター
ニングして制御ダート電極３２を形成した。次いで、こ
の制御ダート電極、？２をマスクとして基板２ｘｌｃｎ
型不純物をイオン注入してＮ型のソース、ドレイン領域
ＳＳ。
−７２８をマスクとして熱酸化を行なった。この際、熱
酸化はシリコン窒化膜）臂ターン２８の開口部２７下に
位置する多結晶シリコン層２５が完全に酸化される条件
下で行なう。その結果、シリコン窒化Ｗ／？ターフ２８
の開口部２７下の多結晶シリコン層２５は酸化されて第
２の５ＩＯ２膜２９となるとともに、シリコ／窒化膜パ
ターン２８の上部にも第３のＳｉＯ□膜３０膜形０され
、基板２１の表面全体が平坦となった。また、酸化され
ずに残存した第１の多結晶シリコン層祉、浮遊ゲート電
極３１となった（第２図（ｄ）図示）。つづいて、全面
に第２の多結晶シリコン層を堆積した後、これをパター
ニングして制御ダート電極３２を形成した。次いで、こ
の制御ダート電極、？２をマスクとして基板２ｘｌｃｎ
型不純物をイオン注入してＮ型のソース、ドレイン領域
ＳＳ。
３４を形成した。以下、図示し々いが全面に層間絶縁膜
を形成した後、前記ソース、ドレイン領域３３．３４の
夫々の一部に対応する眉間絶縁膜を開口してコンタクト
ホールを形成し、これらコンタクトホールにＡｔ配線を
形成してＥＰＲＯＭを製造した（第２図（、）、第３図
及び第４図図示）。ここで、第３図は第２図（ｅ）の平
面図、第４図は第３図のＸ−Ｘ線に沿う断面図である。
を形成した後、前記ソース、ドレイン領域３３．３４の
夫々の一部に対応する眉間絶縁膜を開口してコンタクト
ホールを形成し、これらコンタクトホールにＡｔ配線を
形成してＥＰＲＯＭを製造した（第２図（、）、第３図
及び第４図図示）。ここで、第３図は第２図（ｅ）の平
面図、第４図は第３図のＸ−Ｘ線に沿う断面図である。
しかして、本発明によれば、全面に第１の多結晶シリコ
ン層２５を形成し、更にこの上に第１の５１０２膜２６
を介して開口部２７を有するシリコン窒化膜パターン２
８を形成した後、このシリコン窒化膜パターン２８をマ
スクとして開口部２７下の多結晶シリコン層２５が完全
に酸化されるように熱酸化を行なうため、酸化されずに
残存した多結晶シリコン層２５が浮遊ダート電極３１と
なると同時に、開口部２７付近に第２の８１０□膜２９
が、かつシリコン窒化膜パターン２８上に第３の５１０
２膜３０が夫々形成されて基板２ノの表面全体をｌ’Ｌ
？！平坦にできる。従って、従来の如く、ＲＩＥによ
り浮遊ダート電極を形成することに起因する浮遊ゲート
電極と制御ダート電極間の耐圧の問題を解消できる。ま
九、浮遊ダート電極３ノと制御ダート電極３２間には、
第２の５Ｉ０２膜２６、シリコン窒化膜パターン２８及
び第３のＳｉＯ２膜３０の３層構造の絶縁膜が形成され
ている。そして、堆積されたシリコン窒化膜パターン２
８は、第２の５１０２膜２６の膜厚の不均一性を緩和す
るとともに、自身高い耐圧を有する。堆積されたＳ１窒
化膜は、ダート膜２６の膜厚の不均一性を緩和するとと
もに、自身高い耐圧を有する。従って、絶縁耐圧を従来
と比べ向上でき、しかも誘電率の高い８１３Ｎ４膜パタ
ーン２８の存在により浮遊ダート電極３１と制御ダート
電極３２との容量を大きくできる。
ン層２５を形成し、更にこの上に第１の５１０２膜２６
を介して開口部２７を有するシリコン窒化膜パターン２
８を形成した後、このシリコン窒化膜パターン２８をマ
スクとして開口部２７下の多結晶シリコン層２５が完全
に酸化されるように熱酸化を行なうため、酸化されずに
残存した多結晶シリコン層２５が浮遊ダート電極３１と
なると同時に、開口部２７付近に第２の８１０□膜２９
が、かつシリコン窒化膜パターン２８上に第３の５１０
２膜３０が夫々形成されて基板２ノの表面全体をｌ’Ｌ
？！平坦にできる。従って、従来の如く、ＲＩＥによ
り浮遊ダート電極を形成することに起因する浮遊ゲート
電極と制御ダート電極間の耐圧の問題を解消できる。ま
九、浮遊ダート電極３ノと制御ダート電極３２間には、
第２の５Ｉ０２膜２６、シリコン窒化膜パターン２８及
び第３のＳｉＯ２膜３０の３層構造の絶縁膜が形成され
ている。そして、堆積されたシリコン窒化膜パターン２
８は、第２の５１０２膜２６の膜厚の不均一性を緩和す
るとともに、自身高い耐圧を有する。堆積されたＳ１窒
化膜は、ダート膜２６の膜厚の不均一性を緩和するとと
もに、自身高い耐圧を有する。従って、絶縁耐圧を従来
と比べ向上でき、しかも誘電率の高い８１３Ｎ４膜パタ
ーン２８の存在により浮遊ダート電極３１と制御ダート
電極３２との容量を大きくできる。
また、前述した如く基板２１の表面全体をほぼ平坦にで
きることによシ、制御ダート電極３２の材料として高融
点金属層等を用いる場合、従来のように断切れを生じる
ことを回避できる。
きることによシ、制御ダート電極３２の材料として高融
点金属層等を用いる場合、従来のように断切れを生じる
ことを回避できる。
なお、上記実施例では浮遊ケ゛−ト電極と制御ダート電
極間に第２の５ｉ０２膜、シリコン窒化膜パターン及び
第３のＳｔＯ□膜の３層構造の絶縁膜を形成する場合に
ついて述べたが、これに限らず、シリコン窒化膜ツヤタ
ーンのみの場合、あるいはＳＩＯ□膜とシリコン窒化膜
パターンの２層構造の絶縁膜の場合でもよい。
極間に第２の５ｉ０２膜、シリコン窒化膜パターン及び
第３のＳｔＯ□膜の３層構造の絶縁膜を形成する場合に
ついて述べたが、これに限らず、シリコン窒化膜ツヤタ
ーンのみの場合、あるいはＳＩＯ□膜とシリコン窒化膜
パターンの２層構造の絶縁膜の場合でもよい。
また、上記実施例では、耐酸化性膜パターンとしてシリ
コン窒化膜パターンを、かつ非単結晶シリコン層として
多結晶シリコン層を夫々用いた場合について述べたが、
これに限定され々い。
コン窒化膜パターンを、かつ非単結晶シリコン層として
多結晶シリコン層を夫々用いた場合について述べたが、
これに限定され々い。
更に、上記実施例では、ＥＰＲＯＭに適用した場合につ
いて述べたが、これに限らず、２層以上のダート電極を
有する半導体装置の製造にも適用できる。
いて述べたが、これに限らず、２層以上のダート電極を
有する半導体装置の製造にも適用できる。
以上詳述した如く本発明によれは、ダート電極間の耐圧
を向上できるとともに、２層目以上のダート電極の断切
れを阻止し得るＥＰＲＯＭ等の半導体装置の製造方法を
提供できる。 （ａ）
を向上できるとともに、２層目以上のダート電極の断切
れを阻止し得るＥＰＲＯＭ等の半導体装置の製造方法を
提供できる。 （ａ）
第１図（ａ） 〜（（！１は従来のＥＦＲＯＭの製で７
方法を工程順に示す断面図、第２図（ａ）〜（、）は本
発明の一宴施例に係るＥＰＲＯＭの製造方法を工程順に
示す断面図、第３図は第２図（・）の平面図、第４図は
（ｂ）第３図のＸ−Ｘ線に沿う断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子分離領
域、２３・・・島領域、２４・・・ゲート絶縁膜、２５
・・・第１の多結晶シリコン層、２６．２９．３０・・
・３１０、、膜、２７・・・開口部、２８・・・シリコ
ン窒化膜パターン１，７□・・・浮遊ダート電極、３２
・・・制御ケ、（Ｃ）−ト電極、３３・・・Ｎ＋ｇ４−
ス領域、３４背レイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ２ 図（ｅ） 第３図 第４図
方法を工程順に示す断面図、第２図（ａ）〜（、）は本
発明の一宴施例に係るＥＰＲＯＭの製造方法を工程順に
示す断面図、第３図は第２図（・）の平面図、第４図は
（ｂ）第３図のＸ−Ｘ線に沿う断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・素子分離領
域、２３・・・島領域、２４・・・ゲート絶縁膜、２５
・・・第１の多結晶シリコン層、２６．２９．３０・・
・３１０、、膜、２７・・・開口部、２８・・・シリコ
ン窒化膜パターン１，７□・・・浮遊ダート電極、３２
・・・制御ケ、（Ｃ）−ト電極、３３・・・Ｎ＋ｇ４−
ス領域、３４背レイン領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ２ 図（ｅ） 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （１）、半導体基板の表面に素子分離領域を形成する工
程と、この素子分離領域で囲まれた基板の島領′域にケ
゛−ト絶縁膜を形成する工程と、全面に非単結晶シリコ
ン層を形成する工程と、この非単結晶シリコン層上に直
接もしくは絶縁膜を介して素子分離領域の一部に対応す
る部分が開口された耐酸化性膜パターンを形成する工程
と、この１酸化性膜・やターンをマスクとして非単結晶
シリコン層を選択的に酸化することによって非単結晶シ
リコン層の一部を分離絶縁する工程と、その上部にダー
ト電極を形成して基板の表面全体をＹ担化する工程とを
具備することを特徴とする半導体装置の製造方法。 （２ル 耐酸化性膜パターンがシリコン窒化膜パターン
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 （３）、非単結晶シリコン層が多鰹ｉ晶シリコン層であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090414A JPS60234372A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
| US06/729,660 US4616402A (en) | 1984-05-07 | 1985-05-02 | Method of manufacturing a semiconductor device with a stacked-gate-electrode structure |
| EP85105571A EP0160965B1 (en) | 1984-05-07 | 1985-05-07 | Method of manufacturing a semiconductor device with a stacked-gate-electrode structure |
| DE8585105571T DE3575813D1 (de) | 1984-05-07 | 1985-05-07 | Verfahren zum herstellen einer halbleiteranordnung mit einer gateelektrodenstapel-struktur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090414A JPS60234372A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234372A true JPS60234372A (ja) | 1985-11-21 |
Family
ID=13997930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090414A Pending JPS60234372A (ja) | 1984-05-07 | 1984-05-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4616402A (ja) |
| JP (1) | JPS60234372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224367A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4892840A (en) * | 1986-03-27 | 1990-01-09 | Texas Instruments Incorporated | EPROM with increased floating gate/control gate coupling |
| US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
| US5266509A (en) * | 1990-05-11 | 1993-11-30 | North American Philips Corporation | Fabrication method for a floating-gate field-effect transistor structure |
| US5091327A (en) * | 1990-06-28 | 1992-02-25 | National Semiconductor Corporation | Fabrication of a high density stacked gate eprom split cell with bit line reach-through and interruption immunity |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5580815A (en) * | 1993-08-12 | 1996-12-03 | Motorola Inc. | Process for forming field isolation and a structure over a semiconductor substrate |
| US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
| JPH09330987A (ja) * | 1996-06-07 | 1997-12-22 | Sony Corp | 半導体装置の製造方法 |
| US20030232507A1 (en) * | 2002-06-12 | 2003-12-18 | Macronix International Co., Ltd. | Method for fabricating a semiconductor device having an ONO film |
| JP4649265B2 (ja) * | 2005-04-28 | 2011-03-09 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124084A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | Semiconductor memory device containing floating type poly silicon layer and its manufacture |
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| US4412310A (en) * | 1980-10-14 | 1983-10-25 | Intel Corporation | EPROM Cell with reduced programming voltage and method of fabrication |
| JPS5946065A (ja) * | 1982-09-09 | 1984-03-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5963763A (ja) * | 1982-10-05 | 1984-04-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
-
1984
- 1984-05-07 JP JP59090414A patent/JPS60234372A/ja active Pending
-
1985
- 1985-05-02 US US06/729,660 patent/US4616402A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224367A (ja) * | 1987-03-13 | 1988-09-19 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4616402A (en) | 1986-10-14 |
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