JPS63224367A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63224367A JPS63224367A JP62058110A JP5811087A JPS63224367A JP S63224367 A JPS63224367 A JP S63224367A JP 62058110 A JP62058110 A JP 62058110A JP 5811087 A JP5811087 A JP 5811087A JP S63224367 A JPS63224367 A JP S63224367A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は電気的にデータの消去及び書込みが可能な半
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶装置に関する。
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶装置に関する。
（従来の技術）
フラッシュ型のＥ ２Ｐ ＲＯＭ （Ｅ Ｉｅｃｔｒｉ
ｃａｌＥ ｒａｓａｂｌｅ Ｐｒｏａｒａａ＋ｍａｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）は、書き込
まれたデータを電気的に全ビット同時に消去する機能を
備えたものであり、紫外線消去型ＥＰＲＯＭと置換えら
れつつある。
ｃａｌＥ ｒａｓａｂｌｅ Ｐｒｏａｒａａ＋ｍａｂｌ
ｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）は、書き込
まれたデータを電気的に全ビット同時に消去する機能を
備えたものであり、紫外線消去型ＥＰＲＯＭと置換えら
れつつある。
このフラッシュ型のＥ２ ＦＲＯＭ （以下、ＦＥ２
ＰＲＯＭと称する）のメモリセルとして、従来では第７
図に示すようなものが知られている。
ＰＲＯＭと称する）のメモリセルとして、従来では第７
図に示すようなものが知られている。
第７図において、３０は例えばＰ型の半導体基板、３１
はフィールド酸化膜、３２はこのフィールド酸化膜３１
上に設けられ、第１１１目の多結晶シリコンで構成され
た消去ゲート電極、３３はゲート酸化膜、３４はこのゲ
ート酸化膜３３上に設けられ、第２層目の多結晶シリコ
ンで構成された浮遊ゲート電極である。この浮遊ゲート
電極３４の端部は、消去ゲート電極３２を酸化して得ら
れる絶縁膜３５を介して上記消去ゲート電極３２と重な
っている。さらに浮遊ゲート電極３４上には、この浮遊
ゲート電極３４を酸化して得られる絶縁膜３６を介して
第３ＦＲ目の多結晶シリコンで構成された制御ゲート電
極３７が設けられている。なお、゛図示しないが、上記
浮遊ゲート電極３４の両側に位置する基板３０の表面に
はＮ型拡散層からなるソース、ドレイン領域が設けられ
ている。また、図示しないが、制御ゲート電極３７上に
はｌｉｉ間絶間膜縁膜層され、この層間絶縁膜には上記
ソース、ドレイン領域及び消去ゲート電極３２と制御ゲ
ート電極３１に対して電圧を供給するためのコンタクト
ホールが開口されており、その上には例えばアルミニュ
ームからなる金属配線が施され、取出し電極が形成され
ている。
はフィールド酸化膜、３２はこのフィールド酸化膜３１
上に設けられ、第１１１目の多結晶シリコンで構成され
た消去ゲート電極、３３はゲート酸化膜、３４はこのゲ
ート酸化膜３３上に設けられ、第２層目の多結晶シリコ
ンで構成された浮遊ゲート電極である。この浮遊ゲート
電極３４の端部は、消去ゲート電極３２を酸化して得ら
れる絶縁膜３５を介して上記消去ゲート電極３２と重な
っている。さらに浮遊ゲート電極３４上には、この浮遊
ゲート電極３４を酸化して得られる絶縁膜３６を介して
第３ＦＲ目の多結晶シリコンで構成された制御ゲート電
極３７が設けられている。なお、゛図示しないが、上記
浮遊ゲート電極３４の両側に位置する基板３０の表面に
はＮ型拡散層からなるソース、ドレイン領域が設けられ
ている。また、図示しないが、制御ゲート電極３７上に
はｌｉｉ間絶間膜縁膜層され、この層間絶縁膜には上記
ソース、ドレイン領域及び消去ゲート電極３２と制御ゲ
ート電極３１に対して電圧を供給するためのコンタクト
ホールが開口されており、その上には例えばアルミニュ
ームからなる金属配線が施され、取出し電極が形成され
ている。
このようなメモリセルを備えたＦＥ２ ＰＲＯＭにおけ
るデータの書込みは従来のＥＰＲＯＭの場合と同様に、
メモリセルのドレイン領域（図示せず）と制御ゲートＮ
極３７に共に高い電圧を印加し、浮遊ゲート電極３４の
下部に位置するチャネルにホットエレクトロンを発生さ
せることにより行なわれる。ここで発生したエレクトロ
ンは、制御ゲート電極３７からの電界によって浮遊ゲー
ト電極３４に注入される。浮遊ゲート電極３４にエレク
トロンが注入されることによって、セルトランジスタの
閾値電圧が上昇する。
るデータの書込みは従来のＥＰＲＯＭの場合と同様に、
メモリセルのドレイン領域（図示せず）と制御ゲートＮ
極３７に共に高い電圧を印加し、浮遊ゲート電極３４の
下部に位置するチャネルにホットエレクトロンを発生さ
せることにより行なわれる。ここで発生したエレクトロ
ンは、制御ゲート電極３７からの電界によって浮遊ゲー
ト電極３４に注入される。浮遊ゲート電極３４にエレク
トロンが注入されることによって、セルトランジスタの
閾値電圧が上昇する。
消去は、消去ゲート電ｗＡ３２に高電圧を印加し、消去
ゲート電極３２と浮遊ゲート電極３４と間の絶縁膜３５
に高電界を加えることにより行なわれる。このとき、予
め浮遊ゲート電極３４に注入されたエレクトロンは消去
ゲート電極３２に放出され、セルトランジスタの閾値電
圧は下降する。
ゲート電極３２と浮遊ゲート電極３４と間の絶縁膜３５
に高電界を加えることにより行なわれる。このとき、予
め浮遊ゲート電極３４に注入されたエレクトロンは消去
ゲート電極３２に放出され、セルトランジスタの閾値電
圧は下降する。
データの読出しは、ドレインと制御ゲート電極３７に一
定の電圧を印加することにより行なわれる。
定の電圧を印加することにより行なわれる。
ここで、予めデータの書込みが行なわれ同値電圧が上昇
しているセルトランジスタはオフ状態に、データの消去
が行なわれ閾値電圧が下降しているセルトランジスタは
オン状態にそれぞれなり、このトランジスタのオン、オ
フ状態をデータの“１″レベル、′○”レベルに対応さ
せている。
しているセルトランジスタはオフ状態に、データの消去
が行なわれ閾値電圧が下降しているセルトランジスタは
オン状態にそれぞれなり、このトランジスタのオン、オ
フ状態をデータの“１″レベル、′○”レベルに対応さ
せている。
上記のように、データの消去を浮遊ゲート電極３４から
絶縁膜３５を介して消去ゲート電極３２にエレクトロン
を放出することにより行なうようにしているので、消去
特性は絶縁ｇ！３５の膜厚、膜質や、この絶縁膜３５を
介して対向している浮遊ゲート電極３４と消去ゲート電
極３２の加工形状などにより決定される。すなわち、消
去を迅速に行なうためには、上記絶縁膜３５の膜厚を薄
くし、消去ゲート電極３２の加工法並びに絶縁膜３５の
形成方法を選択することにより絶縁膜３５の絶縁性を低
くすることで実現できる。しかしながら、このような方
法の選択は、同時に誤書込みや誤消去、絶縁膜３５の破
壊を誘発する要因となるため、容易に実施することはで
きない。
絶縁膜３５を介して消去ゲート電極３２にエレクトロン
を放出することにより行なうようにしているので、消去
特性は絶縁ｇ！３５の膜厚、膜質や、この絶縁膜３５を
介して対向している浮遊ゲート電極３４と消去ゲート電
極３２の加工形状などにより決定される。すなわち、消
去を迅速に行なうためには、上記絶縁膜３５の膜厚を薄
くし、消去ゲート電極３２の加工法並びに絶縁膜３５の
形成方法を選択することにより絶縁膜３５の絶縁性を低
くすることで実現できる。しかしながら、このような方
法の選択は、同時に誤書込みや誤消去、絶縁膜３５の破
壊を誘発する要因となるため、容易に実施することはで
きない。
ＦＥ” ＦＲＯＭの誤書込みは次のような要因で発生す
ることが知られている。例えば、データの門込み中には
制御ゲート電極３７とドレインに高電圧が印加されてい
るが、書込みを行なっているセル以外にも制御ゲート電
極３７に同じ高電圧が印加されているセルが存在する。
ることが知られている。例えば、データの門込み中には
制御ゲート電極３７とドレインに高電圧が印加されてい
るが、書込みを行なっているセル以外にも制御ゲート電
極３７に同じ高電圧が印加されているセルが存在する。
これらのセルでは、浮遊ゲート電極３４の電位があるレ
ベルに持上げられ、消去ゲート電極３２との間に電界が
発生する。
ベルに持上げられ、消去ゲート電極３２との間に電界が
発生する。
一般に多結晶シリコン層で構成された電極にはアスペリ
ティと称される凹凸が発生することが知られており、こ
のアスペリティが発生している電極間に生じるリーク電
流はアスペリティが少ない側から多い側への方が大きく
なることも知られている。従って、絶縁膜３５を介して
エレクトロンが浮遊ゲート電極３４に注入されてしまう
場合がある。
ティと称される凹凸が発生することが知られており、こ
のアスペリティが発生している電極間に生じるリーク電
流はアスペリティが少ない側から多い側への方が大きく
なることも知られている。従って、絶縁膜３５を介して
エレクトロンが浮遊ゲート電極３４に注入されてしまう
場合がある。
これが、三層の多結晶シリコン層構造に起因するＦＥ２
ＦＲＯＭ特有の誤書込みである。
ＦＲＯＭ特有の誤書込みである。
以上のことから、ＦＥＺ ＰＲＯＭのメモリセルで使用
される絶縁膜として要求される特性は、消去方向のリー
ク電流は流れ易いが、逆の書込み方向はリーク電流が流
れ難いことである。その意味から、第７図の従来セルは
必ずしも良好なセルとはいえない。
される絶縁膜として要求される特性は、消去方向のリー
ク電流は流れ易いが、逆の書込み方向はリーク電流が流
れ難いことである。その意味から、第７図の従来セルは
必ずしも良好なセルとはいえない。
そこで、さらに従来では第８図の断面図に示すようなメ
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極３４を構成し、第２層目
の多結晶シリコンで消去ゲート電極３２を構成するよう
にしたものである。なお、消去ゲート電極３２と制御ゲ
ート電極３７との間に存在している絶縁膜３８は、消去
ゲート電極３２を構成する多結晶シリコンを酸化するこ
とにより得られる。
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極３４を構成し、第２層目
の多結晶シリコンで消去ゲート電極３２を構成するよう
にしたものである。なお、消去ゲート電極３２と制御ゲ
ート電極３７との間に存在している絶縁膜３８は、消去
ゲート電極３２を構成する多結晶シリコンを酸化するこ
とにより得られる。
このセルにおいて、浮遊ゲート電極３４と消去ゲート電
極３２とが重なっている部分では、消去ゲート電極３２
が上側となるように配置されている。このため、浮遊ゲ
ート電極３４上には比較的多くのアスペリティが発生し
、両電極３４．３２間に生じるリーク電流はアスペリテ
ィが比較的少ない消去ゲート電極側から比較的多い浮遊
ゲート電極側への方が大きくなる。従って、このセルで
は誤書込みが抑制され、消去特性が改善される。
極３２とが重なっている部分では、消去ゲート電極３２
が上側となるように配置されている。このため、浮遊ゲ
ート電極３４上には比較的多くのアスペリティが発生し
、両電極３４．３２間に生じるリーク電流はアスペリテ
ィが比較的少ない消去ゲート電極側から比較的多い浮遊
ゲート電極側への方が大きくなる。従って、このセルで
は誤書込みが抑制され、消去特性が改善される。
ところが、前記第７図のセルでも同様であるが、この第
８図のセルでは消去ゲート電極３２と制御ゲート電極３
７との間の絶縁ＩＩ！１３８として多結晶シリコンの酸
化によって得られる酸化膜を使用するようにしている。
８図のセルでは消去ゲート電極３２と制御ゲート電極３
７との間の絶縁ＩＩ！１３８として多結晶シリコンの酸
化によって得られる酸化膜を使用するようにしている。
ところで、データの消去時には消去ゲート電極３２と制
御ゲート電極３７との間に高い電界が継続的に印加され
るので、書込み／消去サイクルを繰返すうちに消去ゲー
ト電ｔｒｉ３２と制御ゲート電極３７との間に存在する
絶縁膜３８が疲労絶縁破壊を起こすという問題がある。
御ゲート電極３７との間に高い電界が継続的に印加され
るので、書込み／消去サイクルを繰返すうちに消去ゲー
ト電ｔｒｉ３２と制御ゲート電極３７との間に存在する
絶縁膜３８が疲労絶縁破壊を起こすという問題がある。
（発明が解決しようとする問題点）
このように従来の半導体記憶装置では、書込み／消去サ
イクル中に消去ゲート電極と制御ゲート１ｔｆｉとの間
に存在する絶縁膜が疲労絶縁破壊を起こという欠点があ
る。そこで、この発明はｗＡＩＩ込み特性及び消去特性
を改善することができると共に書込み／消去サイクル中
の絶縁膜の疲労絶縁破壊に強い半導体記憶装置を提供す
ることを目的とする。
イクル中に消去ゲート電極と制御ゲート１ｔｆｉとの間
に存在する絶縁膜が疲労絶縁破壊を起こという欠点があ
る。そこで、この発明はｗＡＩＩ込み特性及び消去特性
を改善することができると共に書込み／消去サイクル中
の絶縁膜の疲労絶縁破壊に強い半導体記憶装置を提供す
ることを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）この発明の半導
体記憶装置は、第１導電型の半導体基板と、上記基板上
に第１の絶縁膜を介して設けられた浮遊ゲート電極導体
層と、一部が上記浮遊ゲート電極導体層と第２の絶縁膜
を介して対向するように設けられた消去ゲート電極導体
層と、上記浮遊ゲート電極導体層上では第３の絶縁膜を
介して、上記消去ゲート電極導体層上では酸化膜、窒化
膜及び酸化膜からなる三層構造膜をそれぞれ介して設け
られた１ｉＩＩ御ゲ一ト電橿導体層とから構成されてい
る。
体記憶装置は、第１導電型の半導体基板と、上記基板上
に第１の絶縁膜を介して設けられた浮遊ゲート電極導体
層と、一部が上記浮遊ゲート電極導体層と第２の絶縁膜
を介して対向するように設けられた消去ゲート電極導体
層と、上記浮遊ゲート電極導体層上では第３の絶縁膜を
介して、上記消去ゲート電極導体層上では酸化膜、窒化
膜及び酸化膜からなる三層構造膜をそれぞれ介して設け
られた１ｉＩＩ御ゲ一ト電橿導体層とから構成されてい
る。
このように消去ゲート電極導体層と制御ゲート電極導体
層との間に酸化膜、窒化膜及び酸化膜からなる三層構造
膜を介在させることにより、両電極導体層間の絶縁破壊
耐圧を向上させ、書込み／消去サイクルの保障回数を著
しく改善させるようにしている。
層との間に酸化膜、窒化膜及び酸化膜からなる三層構造
膜を介在させることにより、両電極導体層間の絶縁破壊
耐圧を向上させ、書込み／消去サイクルの保障回数を著
しく改善させるようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をＦＥ” ＰＲＯＭに実施した場合の
メモリセルの構成を示すパターン平面図であり、第２図
は第１図中のＡ−Ａ’線に沿った拡大断面図である。第
１図及び第２図において、１０は例えばＰ型の半導体基
板である。この基板１０上には、隣接するセルどうしを
互いに分離するためのフィールド酸化１１１１が形成さ
れている。そして、このフィールド酸化ｌｌ１１１で分
離された素子領域内のチャネル領域に対応した基板１０
上には、ＭＯＳトランジスタのゲート酸化１１１２が形
成されている。
メモリセルの構成を示すパターン平面図であり、第２図
は第１図中のＡ−Ａ’線に沿った拡大断面図である。第
１図及び第２図において、１０は例えばＰ型の半導体基
板である。この基板１０上には、隣接するセルどうしを
互いに分離するためのフィールド酸化１１１１が形成さ
れている。そして、このフィールド酸化ｌｌ１１１で分
離された素子領域内のチャネル領域に対応した基板１０
上には、ＭＯＳトランジスタのゲート酸化１１１２が形
成されている。
さらにこのゲート酸化膜１２上には、第１層目の多結晶
シリコンで構成された浮遊ゲート電極１３が形成されて
おり、この浮遊ゲート電極１３の両端部は上記フィール
ド酸化膜１１上まで延長されている。
シリコンで構成された浮遊ゲート電極１３が形成されて
おり、この浮遊ゲート電極１３の両端部は上記フィール
ド酸化膜１１上まで延長されている。
また、上記フィールド酸化膜１１上において、上記浮遊
ゲート電極１３の端部上にはこの浮遊ゲート電極１３を
酸化して得られる絶縁膜１４を介して、第２層目の多結
晶シリコンで構成された消去ゲート電極１５が重なって
いる。この消去ゲート電極１５は、第１図中横方向で隣
接している２個のセルの浮遊ゲート電極１３と重なって
いる。ざらに浮遊ゲート電ＩＭｉ１３上及び消去ゲート
電極１５上には、第１層目が酸化ｍ （Ｓ ｉ ０２
） １６Ａ、第２層目が窒化膜（Ｓ ｉ Ｎ ） １６
Ｂ及ヒ１３１目が酸化１ｍ（ＳｔＯｚ＞１６０からなる
三層構造膜１６を介して、第３閣目の多結晶シリコンで
構成された制御ゲート電極１７が連続的に設けられてい
る。また、上記各浮遊ゲート電極１３の両側に位置する
素子領域表面にはＮ型拡散層からなるソース領域１８及
びドレイン領域１９が分離して設けられており、ソース
領域１８は全てのセルに対して共通にされている。また
、図示しないが、制御ゲート電極１７上には層間絶縁膜
が積層され、この層間絶縁膜には上記ソース、ドレイン
領域１８．１９及び消去ゲート電極１５と制御ゲート電
極１７それぞれに対して電圧を供給するためのコンタク
トホールが開口されており、その上には例えばアルミニ
ュームからなる金属配線が施され、取出し電極が形成さ
れている。
ゲート電極１３の端部上にはこの浮遊ゲート電極１３を
酸化して得られる絶縁膜１４を介して、第２層目の多結
晶シリコンで構成された消去ゲート電極１５が重なって
いる。この消去ゲート電極１５は、第１図中横方向で隣
接している２個のセルの浮遊ゲート電極１３と重なって
いる。ざらに浮遊ゲート電ＩＭｉ１３上及び消去ゲート
電極１５上には、第１層目が酸化ｍ （Ｓ ｉ ０２
） １６Ａ、第２層目が窒化膜（Ｓ ｉ Ｎ ） １６
Ｂ及ヒ１３１目が酸化１ｍ（ＳｔＯｚ＞１６０からなる
三層構造膜１６を介して、第３閣目の多結晶シリコンで
構成された制御ゲート電極１７が連続的に設けられてい
る。また、上記各浮遊ゲート電極１３の両側に位置する
素子領域表面にはＮ型拡散層からなるソース領域１８及
びドレイン領域１９が分離して設けられており、ソース
領域１８は全てのセルに対して共通にされている。また
、図示しないが、制御ゲート電極１７上には層間絶縁膜
が積層され、この層間絶縁膜には上記ソース、ドレイン
領域１８．１９及び消去ゲート電極１５と制御ゲート電
極１７それぞれに対して電圧を供給するためのコンタク
トホールが開口されており、その上には例えばアルミニ
ュームからなる金属配線が施され、取出し電極が形成さ
れている。
このような構造は次のような工程を経て形成される。す
なわち、まず基板１０にフィールド酸化膜１１を形成し
た後、第１層目の多結晶シリコンを堆積し、これにリン
を拡散させる。次にＲＩＥ（反応性イオンエツチング）
法によりバターニングして浮遊ゲート電極１３を形成す
る。次に、０２が２０％でＮ２が８０％の雰囲気中で、
温度１０００℃、時間３０分で熱酸化を行ない、厚さ３
５０人程程度酸化膜を形成する。続いて、第２層目の多
結晶シリコンを堆積し、これにもリン拡散を行ない、ざ
らにＣＤＥ（ケミカル・ドライ・エツチング）法により
バターニングして消去ゲート電極１５を形成する。次に
、０２が５０％でＮ２が５０％の雰囲気中で、温度１０
００℃、時間３０分で熱酸化を行ない、厚さ４００人程
程度酸化１１１６Ａを形成する。次に温度７００℃、時
間２０分のＣＶＤ （化学的気相成長法）により、酸化
ｇｌ １６Ａ上に厚さが１５０人の窒化膜１６Ｂを形成
する。続いて、ウェット雰囲気中で、温度１０００℃、
時間５０分で熱酸化を行ない、上記窒化１１１６Ｂ上に
厚さ５０人程度の酸化膜１６Ｃを形成する。次に、第３
層目の多結晶シリコンを堆積し、これにリン拡散を行な
い、さらにバターニングして制御ゲート電極１７を形成
する。
なわち、まず基板１０にフィールド酸化膜１１を形成し
た後、第１層目の多結晶シリコンを堆積し、これにリン
を拡散させる。次にＲＩＥ（反応性イオンエツチング）
法によりバターニングして浮遊ゲート電極１３を形成す
る。次に、０２が２０％でＮ２が８０％の雰囲気中で、
温度１０００℃、時間３０分で熱酸化を行ない、厚さ３
５０人程程度酸化膜を形成する。続いて、第２層目の多
結晶シリコンを堆積し、これにもリン拡散を行ない、ざ
らにＣＤＥ（ケミカル・ドライ・エツチング）法により
バターニングして消去ゲート電極１５を形成する。次に
、０２が５０％でＮ２が５０％の雰囲気中で、温度１０
００℃、時間３０分で熱酸化を行ない、厚さ４００人程
程度酸化１１１６Ａを形成する。次に温度７００℃、時
間２０分のＣＶＤ （化学的気相成長法）により、酸化
ｇｌ １６Ａ上に厚さが１５０人の窒化膜１６Ｂを形成
する。続いて、ウェット雰囲気中で、温度１０００℃、
時間５０分で熱酸化を行ない、上記窒化１１１６Ｂ上に
厚さ５０人程度の酸化膜１６Ｃを形成する。次に、第３
層目の多結晶シリコンを堆積し、これにリン拡散を行な
い、さらにバターニングして制御ゲート電極１７を形成
する。
この実施例のセルでは前記第８図のセルの場合と同様に
、浮遊ゲート電極１３と消去ゲート電極１５とが重なっ
ている部分では、消去ゲート電極１５が上信となるよう
に配置されている。このため、浮遊ゲート電極１３上に
は比較的多くのアスペリティが発生し、これにより誤書
込みの抑制と消去特性の改善を図ることができる。
、浮遊ゲート電極１３と消去ゲート電極１５とが重なっ
ている部分では、消去ゲート電極１５が上信となるよう
に配置されている。このため、浮遊ゲート電極１３上に
は比較的多くのアスペリティが発生し、これにより誤書
込みの抑制と消去特性の改善を図ることができる。
さらに上記実施例のセルでは、消去ゲート電極１５と制
御ゲート電極１７との間の絶縁膜として酸化ｇ１１６Ａ
、窒化膜１６Ｂ及び酸化ｇｌ １６Ｃからなる三層構造
ｌｌ１１６を用いるようにしている。このため、消去ゲ
ート電極１５と制御ゲート電極１７との間の絶縁破壊耐
圧が従来よりも大幅に向上している。
御ゲート電極１７との間の絶縁膜として酸化ｇ１１６Ａ
、窒化膜１６Ｂ及び酸化ｇｌ １６Ｃからなる三層構造
ｌｌ１１６を用いるようにしている。このため、消去ゲ
ート電極１５と制御ゲート電極１７との間の絶縁破壊耐
圧が従来よりも大幅に向上している。
ここで、この三層構造膜１６の第１層目の酸化膜１６Ａ
は浮遊ゲート電極１３及び消去ゲート電極１５を酸化す
ることによって形成しており、また第２層目の窒化！ｌ
１６１３はＣＶＤによって形成しており、さらに第３
層目の酸化９１１６Ｇはこの窒化１１１６１３を酸化し
て形成している。
は浮遊ゲート電極１３及び消去ゲート電極１５を酸化す
ることによって形成しており、また第２層目の窒化！ｌ
１６１３はＣＶＤによって形成しており、さらに第３
層目の酸化９１１６Ｇはこの窒化１１１６１３を酸化し
て形成している。
ところで、現在のＦＥ２ ＰＲＯＭセルでは、データ消
去時に消去ゲート電極と制御ゲート電極との間に２８Ｖ
前後の電圧を印加しており、例えば上記三層構造膜１６
の第１層目の酸化＠ １６Ａの膜厚が４００人に、第２
層目の窒化膜１６３の膜厚が１５０人に、第３層目の酸
化膜１６Ｇの膜厚が５０人にそれぞれ設定されていると
すれば、消去ゲート電極と制御ゲート電極との間に加わ
る電界は約５．３ＭＶ／ｃｍとなる。この値は充分実用
に耐え得る。また、第１層目の酸化膜の膜厚を６００人
に増加すると、電界は約３．９ＭＶ／ｃｍに緩和され、
破壊耐圧はさらに向上する。
去時に消去ゲート電極と制御ゲート電極との間に２８Ｖ
前後の電圧を印加しており、例えば上記三層構造膜１６
の第１層目の酸化＠ １６Ａの膜厚が４００人に、第２
層目の窒化膜１６３の膜厚が１５０人に、第３層目の酸
化膜１６Ｇの膜厚が５０人にそれぞれ設定されていると
すれば、消去ゲート電極と制御ゲート電極との間に加わ
る電界は約５．３ＭＶ／ｃｍとなる。この値は充分実用
に耐え得る。また、第１層目の酸化膜の膜厚を６００人
に増加すると、電界は約３．９ＭＶ／ｃｍに緩和され、
破壊耐圧はさらに向上する。
第３図は上記実施例のセル及び従来装置のセルそれぞれ
における累積不良率を示す特性図であり、横軸には消去
ゲート電極と制御ゲート電極の間の電圧（Ｖ）を、縦軸
には累積不良率（％）をそれぞれとったものである。こ
の第３図において、特性曲線ａは上記実施例のセルにお
いて第１層目の酸化膜の膜厚を６００人にしたものであ
り、特性曲線すは第１層目の酸化膜の膜厚を４００人に
したものであり、特性面＠Ｃは絶縁膜として１２００人
の膜厚の酸化膜のみを用いた従来セルのものである。
における累積不良率を示す特性図であり、横軸には消去
ゲート電極と制御ゲート電極の間の電圧（Ｖ）を、縦軸
には累積不良率（％）をそれぞれとったものである。こ
の第３図において、特性曲線ａは上記実施例のセルにお
いて第１層目の酸化膜の膜厚を６００人にしたものであ
り、特性曲線すは第１層目の酸化膜の膜厚を４００人に
したものであり、特性面＠Ｃは絶縁膜として１２００人
の膜厚の酸化膜のみを用いた従来セルのものである。
図から明らかなように、特性面ｌＱｂのものでは電圧が
３０Ｖ付近で不良率が２０％程度発生しているが、特性
曲線ａのものでは電圧が３２Ｖでも不良率はほぼ０％で
ある。ところが、従来の特性面５ＩＣのものでは電圧が
２７Ｖ以上になると１００％が破壊してしまっている。
３０Ｖ付近で不良率が２０％程度発生しているが、特性
曲線ａのものでは電圧が３２Ｖでも不良率はほぼ０％で
ある。ところが、従来の特性面５ＩＣのものでは電圧が
２７Ｖ以上になると１００％が破壊してしまっている。
ところで、仮に上記三層構造１１１６の耐圧が３０■ま
で保障されているとしても、３０Ｖよりも低い電圧で書
込み／消去サイクルを繰返し行なうと、ある確率で絶縁
破壊不良が発生することが知られている。これは、通常
、ＴＤＤＢ （Ｔ ｉｇ＋ｅ Ｄ ｅｐｅｎｄ Ｄ １ｏｘｉｄｅ
Ｂ ｒｅａｋｄｏｗｎ）と称されている絶縁膜疲労破
壊である。つまり、三層構造膜１６中に繰返し流れる微
少電流により、この膜中にわずかに存在する欠陥が疲労
破壊することによる。従って、保障された耐圧はできる
だけ高い方が実際に動作させる上で有利である。
で保障されているとしても、３０Ｖよりも低い電圧で書
込み／消去サイクルを繰返し行なうと、ある確率で絶縁
破壊不良が発生することが知られている。これは、通常
、ＴＤＤＢ （Ｔ ｉｇ＋ｅ Ｄ ｅｐｅｎｄ Ｄ １ｏｘｉｄｅ
Ｂ ｒｅａｋｄｏｗｎ）と称されている絶縁膜疲労破
壊である。つまり、三層構造膜１６中に繰返し流れる微
少電流により、この膜中にわずかに存在する欠陥が疲労
破壊することによる。従って、保障された耐圧はできる
だけ高い方が実際に動作させる上で有利である。
第４図は上記実施例のセルにおける書込み／消去サイク
ルと累積不良率との関係を示す特性図であり、横軸には
書込み／消去サイクル数（回）を、縦軸には累積不良率
（％）をそれぞれとったものである。この第４図におい
て、特性曲線工は上記三層構造１１１１６の第１ＦＩＪ
目の酸化膜１６Ａの膜厚を６００人にしたときのもので
あり、特性曲線■はこれを４００人にしたときのもので
ある。不良発生率は、１００サイクルで膜厚を４００人
にしたものが約８％であるのに対して、膜厚を６００人
にしたものはほぼ０％になった。なお、サイクル数が減
れば不良発生率が低下することは当然である。
ルと累積不良率との関係を示す特性図であり、横軸には
書込み／消去サイクル数（回）を、縦軸には累積不良率
（％）をそれぞれとったものである。この第４図におい
て、特性曲線工は上記三層構造１１１１６の第１ＦＩＪ
目の酸化膜１６Ａの膜厚を６００人にしたときのもので
あり、特性曲線■はこれを４００人にしたときのもので
ある。不良発生率は、１００サイクルで膜厚を４００人
にしたものが約８％であるのに対して、膜厚を６００人
にしたものはほぼ０％になった。なお、サイクル数が減
れば不良発生率が低下することは当然である。
また、第３図及び第４図から明らかなように、累積不良
率をさらに向上させるためには三層構造膜１６の第１層
目の酸化１１１１１６Ａの膜厚をより厚くすればよい。
率をさらに向上させるためには三層構造膜１６の第１層
目の酸化１１１１１６Ａの膜厚をより厚くすればよい。
しかし、この膜厚を厚くするには限界がある。その理由
は、第１層目の酸化膜１６Ａの形成時に同時に浮遊ゲー
ト電極１３も酸化されるため、制御ゲート電極１７と浮
遊ゲート電極１３との間の絶縁膜の膜厚が厚くなり過ぎ
てしまうからである。
は、第１層目の酸化膜１６Ａの形成時に同時に浮遊ゲー
ト電極１３も酸化されるため、制御ゲート電極１７と浮
遊ゲート電極１３との間の絶縁膜の膜厚が厚くなり過ぎ
てしまうからである。
ごの膜厚が厚くなると書込み時に制御ゲート電極１７の
電圧が基板１０にかかりにくくなり、書込み特性が劣化
する。これを回避するには書込み時のドレイン電圧を上
げるなど改善の余地はあるが、それにも限界があり、三
層構造膜１６の第１ＩＩ目の酸化膜１６Ａの膜厚はその
装置の実力に応じて自ずから決定されると思われる。
電圧が基板１０にかかりにくくなり、書込み特性が劣化
する。これを回避するには書込み時のドレイン電圧を上
げるなど改善の余地はあるが、それにも限界があり、三
層構造膜１６の第１ＩＩ目の酸化膜１６Ａの膜厚はその
装置の実力に応じて自ずから決定されると思われる。
ところで、上記したように酸化膜、窒化膜及び酸化膜か
らなる三層構造膜１６を消去ゲート電極１５と制御ゲー
ト電極１７との間に介在させることにより、両電極導体
層間の絶縁破壊耐圧が向上する理由は次の二つと考えら
れる。
らなる三層構造膜１６を消去ゲート電極１５と制御ゲー
ト電極１７との間に介在させることにより、両電極導体
層間の絶縁破壊耐圧が向上する理由は次の二つと考えら
れる。
その一つの理由は、絶縁膜中に含まれる欠陥（ｗｅａｋ
５ｐｏｔ ）密度が単なる酸化膜に比べて三層構造膜
１６の方が少ないことであり、二つ目の理由は三層構造
膜特有の電流機構が挙げられる。リーク電流は、三層構
造膜内の酸化膜ではエレクトロンが多数キャリアにより
生じ、また窒化膜ではホールが多数キャリアにより生じ
る。従って、三層構造膜の耐圧が低下するときは、欠陥
などにより酸化膜でホール電流が流れ易くなるか、窒化
膜でエレクトロン電流が流れ易くなるかのいずれか一方
のときである。この両方が同時に発生することは希であ
るから三層構造膜の耐圧が高くなっていると思われる。
５ｐｏｔ ）密度が単なる酸化膜に比べて三層構造膜
１６の方が少ないことであり、二つ目の理由は三層構造
膜特有の電流機構が挙げられる。リーク電流は、三層構
造膜内の酸化膜ではエレクトロンが多数キャリアにより
生じ、また窒化膜ではホールが多数キャリアにより生じ
る。従って、三層構造膜の耐圧が低下するときは、欠陥
などにより酸化膜でホール電流が流れ易くなるか、窒化
膜でエレクトロン電流が流れ易くなるかのいずれか一方
のときである。この両方が同時に発生することは希であ
るから三層構造膜の耐圧が高くなっていると思われる。
このように上記実施例のセルでは消去ゲート電極１５と
制御ゲート電極１１との間の耐圧向上を図ることができ
、これによって書込み／消去サイクルの保障回数を著し
く改善することができる。しかも、上記三層構造Ｉ！！
１Ｂは浮遊ゲート電極１３と制御ゲート電極１７との間
にも介在するようにしているので、この両電極間には発
生するリーク電流を抑１Ｉｌｊすることができる。この
ことは、いったん浮遊ゲート電極１３に注入されたエレ
クトロンの保持特性が向上することを意味しており、こ
れによりテスト歩留りや信頼性向上にも寄与する。
制御ゲート電極１１との間の耐圧向上を図ることができ
、これによって書込み／消去サイクルの保障回数を著し
く改善することができる。しかも、上記三層構造Ｉ！！
１Ｂは浮遊ゲート電極１３と制御ゲート電極１７との間
にも介在するようにしているので、この両電極間には発
生するリーク電流を抑１Ｉｌｊすることができる。この
ことは、いったん浮遊ゲート電極１３に注入されたエレ
クトロンの保持特性が向上することを意味しており、こ
れによりテスト歩留りや信頼性向上にも寄与する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記消去ゲート電極１５及び制御ゲート電極１７は多数
のセル間に渡って設けられており、それぞれを配線とし
ても使用するので、それぞれの電極１５．１７を構成す
る多結晶シリコン層には抵抗値を低減させるために不純
物、例えばリン原子が６Ｘ１０２０／ｃｍ３以上、すな
わちリンの固溶限程度の高濃度で導入されている。これ
に伴い、浮遊ゲート電極１３を構成する第１層目の多結
晶シリコン層にも電極１５．１７と同程度の濃度でリン
原子を導入するのが一般的である。ところが、この浮遊
ゲート電ｌ４ｉ１３を構成する第１層目の多結晶シリコ
ン層には、電極１５．１８それぞれよりも充分に低い６
Ｘ１０２０ ／Ｃｍ３未満、例えばｌＸ１０”／Ｃｍ３
〜４Ｘ１０２０／Ｃｍ３の範囲の濃度にリン原子を導入
することも可能である。
種々の変形が可能であることはいうまでもない。例えば
上記消去ゲート電極１５及び制御ゲート電極１７は多数
のセル間に渡って設けられており、それぞれを配線とし
ても使用するので、それぞれの電極１５．１７を構成す
る多結晶シリコン層には抵抗値を低減させるために不純
物、例えばリン原子が６Ｘ１０２０／ｃｍ３以上、すな
わちリンの固溶限程度の高濃度で導入されている。これ
に伴い、浮遊ゲート電極１３を構成する第１層目の多結
晶シリコン層にも電極１５．１７と同程度の濃度でリン
原子を導入するのが一般的である。ところが、この浮遊
ゲート電ｌ４ｉ１３を構成する第１層目の多結晶シリコ
ン層には、電極１５．１８それぞれよりも充分に低い６
Ｘ１０２０ ／Ｃｍ３未満、例えばｌＸ１０”／Ｃｍ３
〜４Ｘ１０２０／Ｃｍ３の範囲の濃度にリン原子を導入
することも可能である。
ところで、固溶限まで充分にリンを含有した多結晶シリ
コン層はその後の酸化で表面アスペリティが非常に少な
くなり、表面が滑らかになることが知られている。これ
に比べ、リンＩＩＩが６Ｘ１０２’ ／ｃｍ３未満にな
ると、その後の酸化で表面に急速にアスペリティが発生
する。これは、リン濃度が場所によって異なるため、酸
化速度が多結晶シリコン層の表面で一定しないことが原
因と考えられる。
コン層はその後の酸化で表面アスペリティが非常に少な
くなり、表面が滑らかになることが知られている。これ
に比べ、リンＩＩＩが６Ｘ１０２’ ／ｃｍ３未満にな
ると、その後の酸化で表面に急速にアスペリティが発生
する。これは、リン濃度が場所によって異なるため、酸
化速度が多結晶シリコン層の表面で一定しないことが原
因と考えられる。
従って、リン濃度が低くされている浮遊ゲート電極１３
の表面には多数のアスペリティが発生している。このた
め、その表面では電界の集中が発生し、この電界によっ
てリーク電流が発生する。すなわち、このようなセルで
は消去ゲート電極１５から浮遊ゲート電極１３に向かっ
て発生するリーク電流が増加する。このことは、エレク
トロンについていえば、浮遊ゲート電極１３から消去ゲ
ート電極１５の方向に流れ易くなり、これにより消去特
性が向上する。
の表面には多数のアスペリティが発生している。このた
め、その表面では電界の集中が発生し、この電界によっ
てリーク電流が発生する。すなわち、このようなセルで
は消去ゲート電極１５から浮遊ゲート電極１３に向かっ
て発生するリーク電流が増加する。このことは、エレク
トロンについていえば、浮遊ゲート電極１３から消去ゲ
ート電極１５の方向に流れ易くなり、これにより消去特
性が向上する。
他方、浮遊ゲート電極１３から消去ゲート電極１５に向
かって発生するリーク電流は増加せず、浮遊ゲート電極
１３から消去ゲート電極１５の方向にエレクトロンが流
れ難くなるので、誤書込みは発生し難くなる。
かって発生するリーク電流は増加せず、浮遊ゲート電極
１３から消去ゲート電極１５の方向にエレクトロンが流
れ難くなるので、誤書込みは発生し難くなる。
第５図は浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電ｉ （Ａ＞をそれぞれとったものである。
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電ｉ （Ａ＞をそれぞれとったものである。
この第５図において、特性曲線ａ、ｂ、ｃはそれぞれ消
去ゲートｌ！極側を正極性とする電圧を印加したときの
ものであり、かつ曲線ａ、ｂ、ｃは浮遊ゲート電極１３
のリン濃度を ６Ｘ１０２０／Ｃｍ３．４Ｘ１０２０／Ｃｍ３．２Ｘ１
０２０／Ｃｍ３としたときのものである。
去ゲートｌ！極側を正極性とする電圧を印加したときの
ものであり、かつ曲線ａ、ｂ、ｃは浮遊ゲート電極１３
のリン濃度を ６Ｘ１０２０／Ｃｍ３．４Ｘ１０２０／Ｃｍ３．２Ｘ１
０２０／Ｃｍ３としたときのものである。
他方、特性曲線■、■、■はそれぞれ浮遊ゲート電極側
を正糧性とする電圧を印加したときのものであり、かつ
曲線■、■、■は浮遊ゲート電極１３のリン濃度を６ｘ
ｌ Ｏ２０／ｃｍ３．４Ｘ１０”’／ａｍ３．２Ｘ１０
”’／ｃｍ３としたときのものである。
を正糧性とする電圧を印加したときのものであり、かつ
曲線■、■、■は浮遊ゲート電極１３のリン濃度を６ｘ
ｌ Ｏ２０／ｃｍ３．４Ｘ１０”’／ａｍ３．２Ｘ１０
”’／ｃｍ３としたときのものである。
図示のように、浮遊ゲート電極１３のリン濃度の低下に
伴い、消去ゲート電極から浮遊ゲート電極に流れる方向
のリーク電流は増加していく。この方向のリーク電流は
、浮遊ゲート電極からエレクトロンを消去ゲート電極に
放出する際に寄与する電流である。この結果、浮遊ゲー
ト電極１３のリン濃度を低下させることにより消去特性
が向上する。
伴い、消去ゲート電極から浮遊ゲート電極に流れる方向
のリーク電流は増加していく。この方向のリーク電流は
、浮遊ゲート電極からエレクトロンを消去ゲート電極に
放出する際に寄与する電流である。この結果、浮遊ゲー
ト電極１３のリン濃度を低下させることにより消去特性
が向上する。
他方、浮遊ゲート電極１３のリン濃度の低下に伴い、浮
遊ゲート電極から消去ゲート電極に流れる方向のリーク
電流の増加はわずかである。この方向のリーク電流は、
浮遊ゲート電極にエレクトロンを注入する１ｉｆｉ書込
みに寄与する電流である。ところが、このリーク電流の
増加はわずかであり、この結果、誤書込みの発生は抑制
することができる。
遊ゲート電極から消去ゲート電極に流れる方向のリーク
電流の増加はわずかである。この方向のリーク電流は、
浮遊ゲート電極にエレクトロンを注入する１ｉｆｉ書込
みに寄与する電流である。ところが、このリーク電流の
増加はわずかであり、この結果、誤書込みの発生は抑制
することができる。
実際のＦＥ２ ＰＲＯＭのセルでは、リン濃度が低下し
ていくとｆｌａｉ！込み不良率が減少していくことが確
認されている。これは、リン濃度が低いと消去特性が向
上するために浮遊ゲート電極１３にホールが残り、誤書
込みにより多少のエレクトロンが注入されてもホールと
相殺されて不良にならないからである。
ていくとｆｌａｉ！込み不良率が減少していくことが確
認されている。これは、リン濃度が低いと消去特性が向
上するために浮遊ゲート電極１３にホールが残り、誤書
込みにより多少のエレクトロンが注入されてもホールと
相殺されて不良にならないからである。
第６図は浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極１３のリン濃度（個／ｃｍ３）を、縦軸にはリーク電
流（Ａ＞をそれぞれとったものである。
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極１３のリン濃度（個／ｃｍ３）を、縦軸にはリーク電
流（Ａ＞をそれぞれとったものである。
図中の特性曲線■は、消去ゲート電極１５を正極、浮遊
ゲート電極１３を負極性として両電極間に２５Ｖの電圧
を印加したときに、消去ゲート電極１５から浮遊ゲート
電極１３に流れるリーク電流変化を示すものである。こ
の特性から明らかなように、浮遊ゲート電極１３のリン
濃度の低下に伴いリーク電流は増加し、これに伴って消
去特性が向上する。
ゲート電極１３を負極性として両電極間に２５Ｖの電圧
を印加したときに、消去ゲート電極１５から浮遊ゲート
電極１３に流れるリーク電流変化を示すものである。こ
の特性から明らかなように、浮遊ゲート電極１３のリン
濃度の低下に伴いリーク電流は増加し、これに伴って消
去特性が向上する。
図中の特性曲線■は、浮遊ゲート電極１３を正極、消去
ゲート電極１５を負極性として両電極間に２５Ｖの電圧
を印加したときに、浮遊ゲート電ｌ１１３から消去ゲー
ト電極１５に流れるリーク電流変化を示すものである。
ゲート電極１５を負極性として両電極間に２５Ｖの電圧
を印加したときに、浮遊ゲート電ｌ１１３から消去ゲー
ト電極１５に流れるリーク電流変化を示すものである。
この特性から明らかなように、浮遊ゲート電極１３のリ
ン濃度の低下に伴うリーク電流の増加はわずかである。
ン濃度の低下に伴うリーク電流の増加はわずかである。
また、リン濃度が６ｘ１０” Ｏ／ｃｍ３程度のときに
は、浮遊ゲート電極１３から消去ゲート電極１５に流れ
るリーク電流と、消去ゲート電極１５がら浮遊ゲート電
極１３に流れるリーク電流との電流差が少なくなってい
る。そして、この差が２桁以下になると特性及び歩留り
が劣化することが知られている。ところが、リン濃度が
４Ｘ１０２０／Ｃｍ３〜２Ｘ１０２’ ／ｃｍ３の範囲
になルトコの電流差が充分に拡大されるので、特性及び
歩留りの劣化を防止することができる。なお、消去特性
を左右するのは浮遊ゲート電極１３と消去ゲート電極１
５との対向部分であるために、浮遊ゲート電極１３のこ
の対向部分のみのリン濃度を低下させるようにしてもよ
いことはもちろんである。
は、浮遊ゲート電極１３から消去ゲート電極１５に流れ
るリーク電流と、消去ゲート電極１５がら浮遊ゲート電
極１３に流れるリーク電流との電流差が少なくなってい
る。そして、この差が２桁以下になると特性及び歩留り
が劣化することが知られている。ところが、リン濃度が
４Ｘ１０２０／Ｃｍ３〜２Ｘ１０２’ ／ｃｍ３の範囲
になルトコの電流差が充分に拡大されるので、特性及び
歩留りの劣化を防止することができる。なお、消去特性
を左右するのは浮遊ゲート電極１３と消去ゲート電極１
５との対向部分であるために、浮遊ゲート電極１３のこ
の対向部分のみのリン濃度を低下させるようにしてもよ
いことはもちろんである。
［発明の効果］
以上説明したようにこの発明によれば、誤書込み特性及
び消去特性を改善することができると共に書込み／消去
サイクル中の絶縁膜の疲労絶縁破壊に強い半導体記憶装
置を提供することができる。
び消去特性を改善することができると共に書込み／消去
サイクル中の絶縁膜の疲労絶縁破壊に強い半導体記憶装
置を提供することができる。
第１図はこの発明をＦＥＺ ＰＲＯＭに実施した場合の
メモリセルの構成を示すパターン平面図、第２図は第１
図のメモリセルの拡大断面図、第３図及び第４図はそれ
ぞれ上記実施例を説明するための特性曲線図、第５図及
び第６図はそれぞれ上記実施例を説明するための特性曲
線図、第７図及び第８図はそれぞれ従来セルの断面図で
ある。 １０・・・Ｐ型の半導体基板、１１・・・フィールド酸
化膜、１２・・・ゲート酸化膜、１３・・・浮遊ゲート
電極、１４・・・絶縁膜、１５・・・消去ゲート電極、
１６・・・三層構造膜、１６Ａ・・・酸化膜、１６３・
・・窒化膜、１６Ｇ・・・酸化膜、１７・・・制御ゲー
ト電極、１８・・・ソース領域、１９・・・ドレイン＃
Ｉ域。 出願人代理人 弁理士 鈴江武彦 □を厘（ｖ） 第３図 □フイクル牧（回） 第４図
メモリセルの構成を示すパターン平面図、第２図は第１
図のメモリセルの拡大断面図、第３図及び第４図はそれ
ぞれ上記実施例を説明するための特性曲線図、第５図及
び第６図はそれぞれ上記実施例を説明するための特性曲
線図、第７図及び第８図はそれぞれ従来セルの断面図で
ある。 １０・・・Ｐ型の半導体基板、１１・・・フィールド酸
化膜、１２・・・ゲート酸化膜、１３・・・浮遊ゲート
電極、１４・・・絶縁膜、１５・・・消去ゲート電極、
１６・・・三層構造膜、１６Ａ・・・酸化膜、１６３・
・・窒化膜、１６Ｇ・・・酸化膜、１７・・・制御ゲー
ト電極、１８・・・ソース領域、１９・・・ドレイン＃
Ｉ域。 出願人代理人 弁理士 鈴江武彦 □を厘（ｖ） 第３図 □フイクル牧（回） 第４図
Claims (4)
- （１）第１導電型の半導体基板と、上記基板上に第１の
絶縁膜を介して設けられた浮遊ゲート電極導体層と、一
部が上記浮遊ゲート電極導体層と第２の絶縁膜を介して
対向するように設けられた消去ゲート電極導体層と、上
記浮遊ゲート電極導体層上では第３の絶縁膜を介して、
上記消去ゲート電極導体層上では酸化膜、窒化膜及び酸
化膜からなる三層構造膜をそれぞれ介して設けられた制
御ゲート電極導体層とを具備したことを特徴とする半導
体記憶装置。 - （２）前記第３の絶縁膜が酸化膜、窒化膜及び酸化膜か
らなる三層構造膜で構成されている特許請求の範囲第１
項に記載の半導体記憶装置。 - （３）前記浮遊ゲート電極導体層、消去ゲート電極導体
層及び制御ゲート電極導体層それぞれが多結晶シリコン
で構成されており、かつ浮遊ゲート電極導体層、消去ゲ
ート電極導体層及び制御ゲート電極導体層それぞれには
リン原子が導入されている特許請求の範囲第１項に記載
の半導体記憶装置。 - （４）前記浮遊ゲート電極導体層のリン濃度が前記消去
ゲート電極導体層のリン濃度よりも低く設定されている
特許請求の範囲第３項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058110A JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
| EP88103703A EP0282022A3 (en) | 1987-03-13 | 1988-03-09 | Semiconductor memory device |
| KR1019880002644A KR910007376B1 (ko) | 1987-03-13 | 1988-03-12 | 반도체기억장치 |
| US07/449,333 US4996572A (en) | 1987-03-13 | 1989-12-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058110A JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224367A true JPS63224367A (ja) | 1988-09-19 |
| JPH0640588B2 JPH0640588B2 (ja) | 1994-05-25 |
Family
ID=13074833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058110A Expired - Fee Related JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4996572A (ja) |
| EP (1) | EP0282022A3 (ja) |
| JP (1) | JPH0640588B2 (ja) |
| KR (1) | KR910007376B1 (ja) |
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| JPH04150072A (ja) * | 1990-10-12 | 1992-05-22 | Nec Corp | 不揮発性半導体記憶セルのデータ消去方法 |
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| KR100364828B1 (ko) * | 1997-09-04 | 2003-05-16 | 미쓰비시덴키 가부시키가이샤 | 불휘발성반도체기억장치및그제조방법 |
| JP2009044164A (ja) * | 2007-08-06 | 2009-02-26 | Silicon Storage Technology Inc | 浮遊ゲート、制御ゲート、選択ゲート、及び浮遊ゲートの上にオーバーハングをもつ消去ゲートを有する、改善されたスプリット・ゲート型不揮発性フラッシュメモリ・セル、アレイ、及び製造方法 |
| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
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| JPH0640587B2 (ja) * | 1987-03-13 | 1994-05-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2515009B2 (ja) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2807304B2 (ja) * | 1990-02-19 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体装置 |
| JPH0491469A (ja) * | 1990-08-01 | 1992-03-24 | Sharp Corp | 不揮発性半導体メモリ |
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| JP2013058683A (ja) * | 2011-09-09 | 2013-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
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| JPS60234372A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
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| JPH0640587B2 (ja) * | 1987-03-13 | 1994-05-25 | 株式会社東芝 | 半導体記憶装置 |
-
1987
- 1987-03-13 JP JP62058110A patent/JPH0640588B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-09 EP EP88103703A patent/EP0282022A3/en not_active Ceased
- 1988-03-12 KR KR1019880002644A patent/KR910007376B1/ko not_active IP Right Cessation
-
1989
- 1989-12-11 US US07/449,333 patent/US4996572A/en not_active Expired - Lifetime
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| JP2009158857A (ja) * | 2007-12-27 | 2009-07-16 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640588B2 (ja) | 1994-05-25 |
| EP0282022A3 (en) | 1989-05-17 |
| US4996572A (en) | 1991-02-26 |
| EP0282022A2 (en) | 1988-09-14 |
| KR880011929A (ko) | 1988-10-31 |
| KR910007376B1 (ko) | 1991-09-25 |
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