JPS63224366A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS63224366A
JPS63224366A JP62058109A JP5810987A JPS63224366A JP S63224366 A JPS63224366 A JP S63224366A JP 62058109 A JP62058109 A JP 62058109A JP 5810987 A JP5810987 A JP 5810987A JP S63224366 A JPS63224366 A JP S63224366A
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conductor layer
electrode conductor
floating gate
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真一 田中
Masayuki Hori
正幸 堀
Chikazumi Tozawa
戸澤　周純
Kazunori Kanebako
和範 金箱
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し発明の目的］ （産業上の利用分野） この発明は電気的にデータの消去及び書込みが可能な半
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶８置に関する。
（従来の技術） フラッシュ型のＥ　２Ｐ　ＲＯＭ　（Ｅ　Ｉｅｃｔｒｉ
ｃａｌＥ　ｒａｓａｂｌｅ　Ｐ　ｒｏｇｒａｍｍａｂｌ
ｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍ　ｅｍｏｒｙ　）は、書き
込まれたデータを電気的に全ビット同時に消去する機能
を備えたものであり、紫外線消去型ＥＰＲＯＭと置換え
られつつある。
このフラッシュ型の６２　ＰＲＯＭ　（以下、ＦＥ２　
ＦＲＯＭと称する）のメモリセルとして、従来では第７
図に示すようなものが知られている。
第７図において、３０は例えばＰ型の半導体基板、３）
はフィールド酸化膜、３２はこのフィールド酸化膜３）
上に設けられ、第１層目の多結晶シリコンで構成された
消去ゲート電極、３３はゲート酸化膜、３４はこのゲッ
ト酸化膜３３上に設けられ、第２層目の多結晶シリコン
で構成された浮遊ゲート電極である。この浮遊ゲート電
極３４の端部は絶縁膜３５を介して上記消去ゲート電極
３２と重なっている。さらに浮遊ゲート電極３４上には
、絶縁膜３６を介して第３層目の多結晶シリコンで構成
された制御ゲート電極３７が設けられている。なお、図
示しないが、上記浮遊ゲート電極３４の両側に位置する
基板３０の表面にはＮ型拡散層からなるソース、ドレイ
ン領域が設けられている。また、図示しないが、制御ゲ
ート電極３７上には層間絶縁膜が積層され、この層間絶
縁膜には上記ソース、ドレイン領域及び消去ゲート電極
３２と制御ゲート電極３７に対して電圧を供給するため
のコンタクトホールが開口されており、その上には例え
ばアルミニュームからなる金属配線が施され、取出し電
極が形成されている。
このようなメモリセルを備えたＦＥ２　ＰＲＯＭにおけ
るデータの書込みは従来のＥＰＲＯＭの場合と同様に、
メモリセルのドレイン領域（図示せず）と制御ゲート電
極３７に共に高い電圧を印加し、浮遊ゲート電極３４の
下部に位置するチャネルにホットエレクトロンを発生さ
せることにより行なわれる。ここで発生したエレクトロ
ンは、制御ゲート電極３７からの電界によって浮遊ゲー
ト電極３４に注入される。浮遊ゲート電極３４にエレク
トロンが注入されることによって、セルトランジスタの
閾ｉ電圧が上昇する。
消去は、消去ゲート電極３２に高電圧を印加し、消去ゲ
ート電極３２と浮遊ゲート電極３４と間の絶縁膜３５に
高電界を加えることにより行なわれる。このとき、予め
浮遊ゲート電極３４に注入されたエレクトロンは消去ゲ
ート電極３２に放出され、セルトランジスタの閾値電圧
は下降する。
データの読出しは、ドレインと制御ゲート電極３７に一
定の電圧を印加することにより行なわれる。
ここで、予めデータの書込みが行なわれ閾値電圧が上昇
しているセルトランジスタはオフ状態に、データの消去
が行なわれ閾値電圧が下降しているセルトランジスタは
オン状態にそれぞれなり、このトランジスタのオン、オ
フ状態をデータの“１′。
レベル、“０”レベルに対応させている。
上記のように、データの消去を浮遊ゲート電極３４から
絶縁膜３５を介して消去ゲート電極３２にエレクトロン
を放出することにより行なうようにしているので、消去
特性は絶縁膜３５のｌｌ１ｉ！厚、ＷＡ質や、この絶縁
膜３５を介して対向している浮遊ゲート電＃Ａ３４と消
去ゲート電極３２の加工形状などにより決定される。す
なわち、消去を迅速に行なうためには、上記絶縁膜３５
の膜厚を薄くし、消去ゲート電極３２の加工法並びに絶
縁膜３５の形成方法を選択することにより絶縁！ｌ１Ｉ
３５の絶縁性を低くすることで実現できる。しかしなが
ら、このような方法の選択は、同時に誤書込みや誤消去
、絶縁１［１３５の破壊を誘発する要因となるため、容
易に実施することはできない。
ＦＥ２　ＰＲＯＭの誤書込みは次のような要因で発生す
ることが知られている。例えば、データの書込み中には
制御ゲート電極３７とドレインに高電圧が印加されてい
るが、書込みを行なっているセルＬス外にも制御ゲート
電極３７に同じ高電圧が印加されているセルが存在する
。これらのセルでは、浮遊ゲート電極３４の電位がある
レベルに持上げられ、消去ゲート電極３２どの間に電界
が発生する。
一般に多結晶シリコン層で構成された電極にはアスペリ
ティと称される凹凸が発生することが知られており、こ
のアスペリティが発生している電極間に生じるリーク電
流はアスペリティが少ない側から多い側への方が大きく
なることも知られている。従って、絶縁膜３５を介して
エレクトロンが浮遊グーミル電１ｒｉ３４に注入されて
しまう場合がある。
これが、三層の多結晶シリコン層構造に起因するＦＥＺ
　ＰＲＯＭ特有の誤書込みである。
以上のことから、ＦＥＺ　ＰＲＯＭのメモリセルで使用
される絶縁膜として要求される特性は、消去方向のリー
ク電流は流れ易いが、逆の書込み方向はリーク電流が流
れ難いことである。その意味から、第７図の従来セルは
必ずしも良好なセルとはいえない。
そこで、ざらに従来では第８図の断面図に示すようなメ
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極３４を構成し、第２層目
の多結晶シリコンで消去ゲート電極３２を構成するよう
にしたものである。従って、浮遊ゲート電極３４と消去
ゲート電極３２とが重なっている部分では、消去ゲート
電極３２が上側となるように配置されている。このため
、浮遊ゲート電極３４上には比較的多くのアスペリティ
が発生し、両電極３４．３２間に生じるリーク電流はア
スペリティが比較的少ない消去ゲート電極側から比較的
多い浮遊ゲート電極側への方が大きくなる。従って、こ
のセルでは誤書込みが抑制され、消去特性が改善される
。
ところが、前記第７図のセルを含めこのセルでは、特に
消去ゲート電極３２及び制御ゲート電極３７を配線とし
ても使用するようにしているので、それぞれの電極を構
成する多結晶シリコン層には抵抗値を低減させるために
不純物、例えばリン（Ｐ）原子が６×１０２０／Ｃｍ３
、すなわちリンの固溶限程度の高濃度で導入されている
。同様に浮遊ゲート電極３４を構成する多結晶シリコン
層にもリン原子が固溶限程度に導入されている。
このため、浮遊ゲート電極３４の上面に発生するアスペ
リティの程度は穏やかとなり、表面状態は比較的なめら
かである。この結果、第８図のセルでも誤書込み特性及
び消去特性があまり改善されていないという問題がある
。
（発明が解決しようとする問題点） このように従来の半導体記憶装置では、誤書込み特性及
び消去特性が良好でないという欠点がある。そこで、こ
の発明は誤書込み特性及び消去特性を改善することがで
きる半導体記憶装置を提供することを目的とする。
し発明の構成］ （問題点を解決するための手段と作用）この発明の半導
体記憶装置は、少なくとも消去ゲート電極導体層と対向
した部分における浮遊ゲート電極導体層の含有不純物Ｉ
ｌｒ！Ｘを消去ゲート電極導体層の含有不純物濃度より
も低く設定するようにしている。
このように浮遊ゲート電極導体層の含有不純物濃度を消
去ゲート電極導体層の含有不純物濃度よりも低く設定す
ることにより浮遊ゲート電極導体層の上面に多数のアス
ペリティを発生させ、消去ゲートＩ！Ｉｉ導体層との対
向部分において消去ゲート電極導体層から浮遊ゲート電
極導体層に向かつて発生するリーク電流を増加させるこ
とにより消去特性を向上させている。他方、消去ゲート
電極導体層との対向部分において浮遊ゲート電極導体層
から消去ゲート電極導体層に向かって発生するリーク電
流は増加せず、これにより誤書込みが発生し難くしてい
る。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をＦＥＺ　ＰＲＯＭに実施した場合の
メモリセルの構成を示すパターン平面図であり、第２図
は第１図中のＡ−Ａ’線に沿った拡大断面図である。第
１図及び第２図において、１０は例えばＰ型の半導体基
板である。この基板１０上には、隣接するセルどうしを
互いに分離するためのフィールド酸化膜１１が形成され
ている。そして、このフィールド酸化膜１１で分離され
た素子領域内のチャネル領域に対応した基板１０上には
、ＭＯＳトランジスタのゲート酸化膜１２が形成されて
いる。
さらにこのゲート酸化膜１２上には、第１層目の多結晶
シリコンで構成された浮遊ゲート電極１３が形成されて
おり、この浮遊ゲート電極１３の両端部は上記フィール
ド酸化ｇ！１１上まで延長されている。
また、上記フィールド酸化ＷＡ１１上において、上記浮
遊ゲート電極１３の端部には絶縁ｌ１１１４を介して、
第２層目の多結晶シリコンで構成された消去ゲート電極
１５が重なっている。この消去ゲート電極１５は、第１
図中横方向で隣接している２個のセルの浮遊ゲート電極
１３と重なっている。ざらに浮遊ゲート電極１３上及び
演去ゲートＩｆ極１５上には、酸化ｍ　（Ｓ　１ｏ２）
　１７Ａ、窒化１１１（ＳｉＮ＞１７８及び酸化膜（Ｓ
　ｉ　０２　）　１７Ｃからなる三層構造膜１７を介し
て、第３層目の多結晶シリコンで構成された制御ゲート
電極１８が連続的に設けられている。また、上記各浮遊
ゲート電極１３の両側に位置する素子領域表面にはＮ型
拡散層からなるソース領域１９及びドレイン領域２０が
分離して設けられており、ソース領域１９は全てのセル
に対して共通にされている。また、図示しないが、制御
ゲート電極１８上には居間絶縁膜が積層され、この居間
絶縁膜には上記ソース、ドレイン領域１９．２０及び消
去ゲート電極１５と制御ゲート電極１８に対して電圧を
供給するためのコンタクトホールが開口されており、そ
の上には例えばアルミニュームからなる金属配線が施さ
れ、取出し電極が形成されている。
ここで、上記消去ゲート電極１５及び制御ゲート電極１
８は多数のセル間に渡って設けられており、それぞれを
配線としても使用するので、それぞれの電極１５．１８
を構成する多結晶シリコン層には抵抗値を低減させるた
めに不純物、例えばリン原子が６ｘ１０２０　／ｃｍ３
以上、すなわちリンの固溶限程度の高濃度で導入されて
いる。また、浮遊ゲート電極１３を構成する第１層目の
多結晶シリコン層にもリン原子が導入されているが、消
去ゲート電極１５と対向している領域１３Ａのみが電極
１５．１８それぞれよりも充分に低い６×１０２０／ｃ
ｍ３未満、例えば１×１０２０／ｃｍ３〜４ｘ１０”　
Ｏ／ｃｍ３の範囲の濃度にされており、消去ゲート電極
１３の領域１３Ａ以外の領域では電極１５．１８と同様
に６ｘ１０２’　／ｃｍ３以上の高濃度にされている。
ところで、浮遊ゲート電極１３上に設けられた絶縁膜１
４は浮遊ゲート電極１３を構成する多結晶シリコン層を
酸化することによって得るようにしている。そして、固
溶限まで充分にリンを含有した多結晶シリコン層はその
後の酸化で表面アスペリティが非常に少なくなり、表面
は滑らかになる。これに比べ、リン濃度が６Ｘ１０２０
　／ｃｍ３未満になると、その後の酸化で表面に急速に
アスペリティが発生する。これは、リン濃度が場所によ
って異なるため、酸化速度が多結晶シリコン層の表面で
一定しないことが原因と考えられる。
従って、浮遊ゲート電極１３の消去ゲート電極１５と対
向している領域１３Ａの表面には多数のアスペリティが
発生している。このため、領域１３Ａでは電界の集中が
発生し、その他の平坦面よりも低い電界でリーク電流が
発生する。すなわち、この実施例のセルでは消去ゲート
電極１５から浮遊ゲート電極１３に向かって発生するリ
ーク電流が増加する。
このことは、エレクトロンについていえば、浮遊ゲート
電極１３から消去ゲート電極１５の方向に流れ易くなり
、これにより消去特性が向上する。
他方、浮遊ゲート１ｌｉｉ１３から消去ゲート電極１５
に向かって発生するリーク電流は増加せず、浮遊ゲート
電極１３から消去ゲート電極１５の方向にエレクトロン
が流れ難くなるので、誤書込みは発生し難くなる。
第３図は上記実施例のセル及び従来装置のセルそれぞれ
における浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電流（Ａ）をそれぞれとったものである。
この第３図において、特性曲線ａ、ｂ、ｃはそれぞれ消
去ゲートＮ極側を正極性とする電圧を印加したときのも
のであり、かつ曲線ａ、ｂ、ｃは前記領域１３Ａのリン
濃度を６Ｘ１０２’　／ｃｍ３．４Ｘ１０２０　／Ｃｍ
３　、２Ｘ１０２　Ｇ　／Ｃｍ３としたときのものであ
る。他方、特性曲線■、■。
■はそれぞれ浮遊ゲート′Ｒ極側を正極性とする電圧を
印加したときのものであり、かつ曲線■、■。
■は前記領域１３Ａのリン濃度を ５ｘ１Ｑ２０７ｃｍ３．４ｘ１Ｑ゛２０７ｃｍ３．２Ｘ
　１０２０７ｃｍ３としたときのものである。
ここで、特性曲線ａと■が従来セルのものであり、特性
曲線すと■及び特性曲線Ｃと■がそれぞれ上記実施例の
ものである。図示のように、前記領域１３Ａのリン濃度
の低下に伴い、消去ゲート電也から浮遊ゲート電極に流
れる方向のリーク電流は増加していく。この方向のリー
ク電流は、浮遊ゲート電極からエレクトロンを消去ゲー
ト電極に放出する際に寄与する電流である。この結果、
前記領域１３Ａのリン濃度を低下させることにより消去
特性が向上する。他方、領域１３Ａのリン濃度の低下に
伴い、浮遊ゲート電極から消去ゲート電極に流れる方向
のリーク電流の増加はわずかである。
この方向のリーク電流は、浮遊ゲート電極にエレクトロ
ンを注入する誤書込みに寄与する電流である。ところが
、このリーク電流の増加はわずかであり、この結果、誤
書込みの発生は抑制することができる。実際のＦＥＺ　
ＦＲＯＭのセルでは、リン濃度が低下していくと誤書込
み不良率が減少していくことが確認されている。これは
、リン濃度が低いと消去特性が向上するために浮遊ゲー
ト電極１３にホールが残り、誤書込みにより多少のエレ
クトロンが注入されてもホールと相殺されて不良になら
ないからである。
第４図は上記実施例のセルにおける浮遊ゲート電極と消
去ゲート電極との間のリーク電流特性を示す特性図であ
り、横軸には浮遊ゲート電１ｉ１３の領域１３Ａにおけ
るリン濃度（個／ｃｍ３　）を、縦軸にはリーク電流（
Ａ）をそれぞれとったものである。
図中の特性曲線■は、消去ゲート電極１５を正極、浮遊
ゲート電極１３を負極性として両電極間に２５Ｖの電圧
を印加したとぎに、消去ゲート電極１５から浮遊ゲート
電極１３に流れるリーク電流変化を示すものである。こ
の特性から明らかなように、前記領域１３Ａのリン濃度
の低下に伴いリーク電流は増加し、これに伴って消去特
性が向上する。
図中の特性曲線■は、浮遊ゲート電極１３を正極、消去
ゲート電極１５を負極性として両電極間に２５Ｖの電圧
を印加したときに、浮遊ゲート電極１３から消去ゲート
電極１５に流れるリーク電流変化を示すものである。こ
の特性から明らかなように、前記領域１３Ａのリン濃度
の低下に伴うリーク電流の増加はわずかである。
また、リン濃度が６Ｘ１０２’　／ｃｍ３程度のときに
は、浮遊ゲート電極１３から消去ゲート電極１５に流れ
るリーク電流と、消去ゲート電極１５から浮遊ゲート電
極１３に流れるリーク電流との電流差が少なくなってい
る。そして、この差が２桁以下になると特性及び歩留り
が劣化することが知られている。ところが、リン濃度が ４ｘ１０２’／ｃｍ３〜２ｘ１０２０／ｃｍ３（１）範
囲になるとこの電流差が充分に拡大されるので、特性及
び歩留りの劣化を防止することができる。
上記のような構造は次のような工程を経て形成される。
まず、基板１０上にフィールド酸化膜１１を形成した後
、第１層目の多結晶シリコンを堆積し、これにリンを拡
散させる。次に、０２が２０％でＮ２が８０％の雰囲気
中で、温度１０００℃、時間３０分の熱酸化を行ない、
酸化１１１４を厚さ３５０人で形成する。次に、第２層
目の多結晶シリコンを堆積し、これにリン拡散を行なっ
た後、ケミカル・ドライ・エツチング法によりバターニ
ングして消去ゲート電極１５を形成する。次に、０２が
５０％でＮ２が５０％の雰囲気中で、温度１０００℃、
時間３０分の熱酸化を行ない、酸化１２１７Ａを厚さ４
００人で形成する。次に、温度７００℃、時間２０分の
ＣＶ［）（化学的気相成長法）により窒化膜１７Ｂを厚
さ１５０人に形成する。
次に、ウェット雰囲気中で、湿度１０００℃、時間５０
分の熱酸化を行ない、酸化膜１７Ｃを厚さ５０人に形成
する。次に、第３唐目の多結晶シリコンを堆積し、これ
にリン拡散を行ない、さらにバターニングして制御ゲー
ト電極１８を形成する。
また、領域１３Ａのみのリン濃度を低くする工程は次の
通りである。まず、第５図に示すように、フィールド酸
化及びゲート酸化工程を経た後に第１層目の多結晶シリ
コンを全面に堆積し、次にこれをバターニングして浮遊
ゲート電極１３を形成する。続いて、前記領域１３Ａに
相当する部分をイオン注入用マスク２１で覆い、この後
、浮遊ゲート電極１３に対してリンのイオン注入を行な
う。
次に第６図に示すように、上記マスク・２１を除去した
後、再び浮遊ゲート電極１３に対してリンのイオン注入
を行なう。このときのイオン注入によって、領域１３へ
の濃度がｌＸ１０”　’　／ｃｍ３〜４Ｘ１０”　’　
／Ｃｍ３の範囲となるように調整する。このようにして
、浮遊ゲート電極１３の領域１３Ａの濃度のみが１Ｘ１
０”　’　／ｃｍ３〜４Ｘ１０２０　／ｃｍ３の範囲に
設定される。
なお、この発明は上記実施例に限定されるものではなく
種々の変形可能であることはいうまでもない。例えば上
記実施例では、浮遊ゲート電極１３の一部の領域１３Ａ
のリン濃度のみを消去ゲート電極１５のリン濃度よりも
低く設定する場合について説明したが、これは浮遊ゲー
ト電極全体のリン濃度を一様に消去ゲート電極１５より
も低く設定してもよい。ただし、この場合には制御ゲー
ト電極１８から浮遊ゲート電極１３への方向のリーク電
流が増加し、浮遊ゲート電極１３におけるエレクトロン
の保持特性が悪化する恐れがある。ところが、両名間に
設けられている絶縁膜は、酸化膜１７Ａ、窒化Ｉｇ　１
７Ｂ及び酸化１１１７Ｇからなる三層膜構造のものであ
るため、保持特性の悪化を防止することができる。
［発明の効果］ 以上説明したようにこの発明によれば、誤書込み特性及
び消去特性を改善することができる半導体記憶装置を提
供することができる。
【図面の簡単な説明】
第１図はこの発明をＦＥＺ　ＦＲＯＭに実施した場合の
メモリセルの構成を示すパターン平面図、第２図は第１
図のメモリセルの拡大断面図、第３図及び第４図はそれ
ぞれ上記実施例を説明するための特性曲線図、第５図及
び第６図はそれぞれ上記実施例のセルを製造する際の工
程を示す断面図、第７図及び第８図はそれぞれ従来セル
の断面図である。 １０・・・Ｐ型の半導体基板、１１・・・フィールド酸
化膜、１２・・・ゲート酸化膜、１３・・・浮遊ゲート
電極、１４・・・絶縁膜、１５・・・消去ゲート電極、
１７・・・三層構造膜、１７Ａ・・・酸化膜、１７Ｂ・
・・窒化膜、１７Ｑ・・・酸化膜、１８・・・制御ゲー
ト電極、１９・・・ソース領域、２０・・・ドレイン領
域。 出願人代理人　弁理士　鈴江武彦 一電圧　（Ｖ） 第３図 二り゛／メ棗ｌ（イａ／Ｃｍ３） 第４勿 廊６閏 ｊり 第７図 Ｕ 第８図

Claims (5)

    【特許請求の範囲】
  1. （１）第１導電型の半導体基板と、上記基板上に第１の
    絶縁膜を介して設けられ所定濃度の不純物を含有する浮
    遊ゲート電極導体層と、一部が上記浮遊ゲート電極導体
    層と対向するように第２の絶縁膜を介してこの浮遊ゲー
    ト電極導体層上に設けられ所定濃度の不純物を含有する
    消去ゲート電極導体層と、上記浮遊ゲート電極導体層上
    に第３の絶縁膜を介して設けられた制御ゲート電極導体
    層とを具備し、少なくとも上記消去ゲート電極導体層と
    の対向部分における上記浮遊ゲート電極導体層の含有不
    純物濃度が上記消去ゲート電極導体層の含有不純物濃度
    よりも低く設定されていることを特徴とする半導体記憶
    装置。
  2. （２）前記浮遊ゲート電極導体層全体の含有不純物濃度
    が前記消去ゲート電極導体層の含有不純物濃度よりも低
    く設定されている特許請求の範囲第１項に記載の半導体
    記憶装置。
  3. （３）前記浮遊ゲート電極導体層、消去ゲート電極導体
    層及び制御ゲート電極導体層それぞれが多結晶シリコン
    で構成されており、かつ浮遊ゲート電極導体層、消去ゲ
    ート電極導体層及び制御ゲート電極導体層それぞれに含
    有される不純物がリン原子である特許請求の範囲第１項
    に記載の半導体記憶装置。
  4. （４）前記消去ゲート電極導体層と前記制御ゲート電極
    導体層との間には、酸化膜、窒化膜及び酸化膜からなる
    三層構造膜が存在している特許請求の範囲第１項に記載
    の半導体記憶装置。
  5. （５）前記第３の絶縁膜が酸化膜、窒化膜及び酸化膜か
    らなる三層構造膜で構成されている特許請求の範囲第１
    項に記載の半導体記憶装置。
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