KR0147293B1 - 플로팅게이트 트랜지스터에 이용하는데 적합한 선택적 돌기 형성 방법 - Google Patents

플로팅게이트 트랜지스터에 이용하는데 적합한 선택적 돌기 형성 방법

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에프.제이.스미트
필립스 일렉트로닉스 엔.브이.
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Abstract

내용 없음.

Description

플로팅 게이트 트랜지스터에 이용하는데 적합한 선택적 돌기 형성 방법
제1a도 내지 제1j도 및 제2a도 내지 제2g도는 본 발명에 따른 EEPROM 셀용 FET 제조 공정상의 단계들을 나타내는 횡단면도로서, 제1a도 내지 제1j도는 제2a도 내지 제2g도에 직각이고, 제1c또 및 제1d도, 제1g도, 제1i도 및 제1j도는 제2a도, 제2c도, 제2d도, 제2e도 및 제2g도를 직각 자른 단면도이고, 이어 제2a도, 제2c도, 제2d도, 제2e도 및 제2g도는 제1c도, 제1d도, 제1g도, 제1i도 및 제1j도를 직각 자른 단면도.
제3도는 제1j도 및 제 2g도의 셀 구조에 대한 설계도.
제4a도 및 제4b도는 제1i도에 개괄적으로 도시된 단계에서의 구조물의 부분들을 도시한 것으로서, 본 발명의 부분적으로 완성된 EEPROM 셀의 횡단면상의 전자 주사 현미경사진.
제5a도 및 제5b도는 제1h도의 단계를 변경한 단계를 나타내는 측면 횡단면도.
제6도는 제2g도의 구조를 변경한 구조를 나타내는 측면구조의 횡단면도.
제7a도 및 제7b도는 제2f도 및 제2g도의 단계들을 변경한 단계들을 나타내는 측면 구조의 횡단면도.
제8도는 본 발명에 따라 제조된 플래시 EEPROM 부분의 회로도.
제9a도, 제9b도 및 제9c도는 본 발명의 EEPROM 셀에서 프로그램, 삭제 및, 읽기 동작을 각각 설명하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 114 : 유전체층
16 : 패턴층 18 : 마스크
본 발명은 일반적으로 반도체 처리 기술에 관한 것으로, 특히, 전기적으로 삭제 가능하고 프로그램 가능한 읽기 전용 메모리(EEPROM), 전기적으로 삭제 가능하고 프로그램 가능한 로직 장치(EEPLD), 또는 전기적으로 삭제 가능하고 프로그램 가능한 회로를 갖는 또다른 장치와 같이 전기적으로 변경 가능한 집적 회로에서 프로그램 가능한 소자용 플로팅-게이트 전계 효과 트랜지스터(FET) 제조에 유용한 기술에 관한 것이다.
EEPROM은 비 휘발식으로 전기적으로 변경 가능한 2진 정보 패턴을 기억하는 메모리 셀 그룹을 포함하는 반도체 장치이다. 각각의 EEPROM 셀은 통상적으로 하나의 플로팅 게이트와 하나 이상의 제어 게이트를 가지는 MOS형 FET를 중심으로 하고 있다. 상기 플로팅 게이트는 전기적 절연 물질에 의해 완전히 둘러싸인다.
핫 캐리어 주입(hot carrier injection) 및 전자 에너지 장벽 터널링과 같은 매카니즘을 이용하여 여러가지 레벨의 전하를 플로팅 게이트에 둘수 있다. 주위의 절연으로 인해, 이 전하는 오랫동안 플로팅 게이트에 머무르게 된다. 이에 따라 FET의 임계 전압은 반영구적으로 조정할 수가 있다.
제조한 직후에는 플로팅 게이트에 전하가 거의 없다.
이 초기 상태에서 시작하여, 플로팅 게이트에 소정 극성의 고레벨 전하를 공급하여 셀을 하나의 2 진값으로 프로그램시킨다. 플로팅 게이트로부터 전하의 대부분, 바람직하게로는 전부를 제거하여 반대되는 2 진값으로 삭제시킨다. 셀을 초과삭제(overerase)하기 위해서 반대극성의 전하를 플로팅 게이트에 둘 수도 있다. 어떠한 경우에도, 전술한 방식으로 플로팅 게이트상의 전하를 조정함으로써 셀은 번갈아 가면서 프로그램과 삭제를 할 수 있다.
프로그래밍과 삭제를 위한 전하 상태는 현저히 다른 2가지 레벨의 임계 전압이 생기게 한다. 기억된 정보를 읽기 위해서는 상기 2가지 임계 레벨 사이에 있는 전압이 상기 셀에 적당하게 공급된다. 그러면, 플로팅 게이트가 삭제 상태에 있는지 아니면 프로그램된 상태에 있는지에 따라서 플로팅 게이트 FET는 각각 전류를 흘릴 수 있거나 아니면 흘릴 수 없게 된다. 이것은 셀에 기억된 2 진값이 무엇인지를 나타낸다.
플로팅 게이트 EEPROM 셀에 대해서 다양한 형태의 구조가 개발되어 왔다. 가장 단순한 구조는 읽기, 프로그램 및 삭제 동작을 실행하기 위하여 제어 게이트를 하나만 사용하는 것이다. 좀더 개선된 구조에서는 프로그래밍과 읽기 동작은 주 제어게이트(흔히 간단한 제어 게이트라고만 함)에서 실행되고, 삭제 동작은 일반적으로 삭제 게이트라고 부르는 별도의 제어 게이트에서 실행된다. 이들 제어 게이트 모두는 적어도 부분적으로는 플로팅 게이트위에 놓여진다. 이 2중 제어 게이트 장치는 전하 보유력과 EEPROM 수명을 향상시키는데 도움이 되며, 삭제 전압을 감소시킬 수도 있다.
미합중국 특허 제 4,119,995호에서, 심코(Simko)는 그러한 이중의 제어 게이트 EEPROM 셀에 대해서 설명하고 있다.
심코의 플로팅 게이트 FET는 n 채널 장치이다. 삭제 동안에, 전자는 플로팅 게이트에서 삭제 게이트로 포텐셜 장벽을 통과하여 빠져나간다. 이와 같은 터널링 현상은 플로팅 게이트의 상부면에 뾰족한 돌기를 생기게 함으로써 용이하게 일어난다. 이와 같은 돌기는 플로팅 게이트의 상부면을 따라 전기장을 증가시키므로 필요한 삭제 전압을 감소시킬 수가 있다.
심코는 이러한 플로팅 게이트의 상부 측면 엣지(최소 부분)가 첨두형 돌기형태라고 공개하고 있다.
미합중국 특허 제 4,763,299호에서 하자니(Hazani)는 또다른 n채널 이중 제어 게이트 EEPROM 셀에 대해서 설명하고 있는데, 여기서는 돌기들은 삭제 게이트 아래에 위치한 플로팅 게이트 일부의 상부면을 따라서 나있고, 플로팅 게이트의 나머지 부분의 상부면을 따라서는 나있지가 않다. 그 결과, 절연 물질에 의해서만 제어 게이트로부터 분리되어 있는 부분의 상부면은 어떠한 돌기를 갖지 못한다. 이러한 플로팅 게이트 구조는 삭제 동작중에만 터널링 효과를 증진시키고 그 외에는 원하지 않는 터널링 효과가 일어날 가능성을 최소화하기 때문에 장점이 된다.
하자니의 제조 공정에서, 리세스된 필드 산화물 영역은 p형 단결정 실리콘(모노실리콘) 기판의 상부면의 일부를 따라 형성된다. 그 다음, 상기 FET의 N형 소스 및 드레인 영역이 기판의 상부면을 따라 기판에 생성된다. 이 필드 산화물 영역에 인접한 얇은 게이트 유전층이 기판의 상부면을 따라 형성된다.
이 게이트 유전층 위와 필드 산화물 영역의 인접부 위에는 궁극적으로 플로팅 게이트로서 기능하게 되는 패턴화된 전도성 제1다결정 실리콘(폴리실리콘)층이 형성된다.
하자니는 계속해서 제1폴리실리콘층의 상부면 및 측면을 따라 주 실리콘 이산화물층을 형성시키기 위해 습식 산화(wet oxidation)를 실시한다. 이 산화는 돌기들이 나머지 제1폴리실리콘의 상부면을 따라 생성되게끔 실시된다. 패턴화된 전도성 제2폴리실리콘층(이 층의 일부는 후에 삭제 게이트가 됨)이 필드산화 영역 위에 위치한 주 산화물층의 일부분상에 형성된다.
상기 제2폴리실리콘층에 의해 덮혀지지 않은 주산화물층의 일부분은 실리콘 산화물보다는 폴리실리콘을 훨씬 많이 부식시키는 부식제에 의해서 제거된다. 이런 식으로, 제2폴리실리콘은 제1폴리실리콘의 하부에 있는 돌기들이 부식되는 것을 방지한다. 이때에, 하자니는 제1의 폴리실리콘의 노출부의 상부면을 평탄하게 하고 또 제1폴리실리콘의 노출부상에 위치한 돌기들을 제거하기 위하여 인이나 비소같은 이온을 주입한다고 말한다.
다음에, 하자니는 이 구조물의 상부면을 따라 또 다른 실리콘 산화물층을 더 성장시키기 위해 산화를 실시한다. 제1폴리실리콘의 나머지는 플로팅 게이트를 형성한다. 플로팅 게이트 위에 위치한 나머지 제2폴리실리콘 부분은 삭제 게이트이다.
상기 또 다른 산화물층상에는 패턴화된 제3폴리실리콘이 형성된다. 제3폴리실리콘층은 플로팅 게이트 위에 놓이게 되며 이 플로팅 게이트를 넘어 측면으로 하자니의 FET의 선택 부분까지 신장된다. 제3폴리실리콘의 일부는 제어 게이트로서 기능한다. 그런 다음에, 종래의 공정을 이용하여 셀 제조를 완료한다.
하자니 EEPROM 셀 구조는 상당히 낮은 삭제 전압에서 전하 전달 능력과 보유능력이 우수하다. 그러나, 그의 제조 공정중의 돌기 제거 공정에서 지시된 돌기 부분을 실제로 성공적으로 제거할 수 있는지에 대해서는 명확하지 않다.
더구나, 돌기 제거에서 이용된 이온 주입은 FET의 선택부분에 손상을 입히지 않기 위해서 중요한 석판 인쇄 마스킹 단계를 필연적으로 수반하게 된다. 바로 이것이 단점이다. 돌기 제거 이온 주입전에 제1폴리실리콘을 전도 상태로 만들었기 때문에 이 이온 주입에 의해서 게이트 유전체의 무결성이 저하될 위험이 크게 증가하게 된다. 따라서 하자니의 장치의 일반적인 특성을 가진 EEPROM을 제조하는데 이용될 수 있는 더 좋은 선택적 돌기 형성 기술을 개발할 필요가 있게 된다.
본 발명은 그러한 기술을 제공한다.
상기 발명의 기본적 돌기 형성 과정에서, 개시 단계는 하부 구조물의 상부측면상에 비단결정 반도체 물질의 제1패턴층을 생성시키는 것이다. 비단결정 반도체 물질의 예로서는 다결정 물질이나 결정 구조로된 아몰퍼스 물질이 될 수 있다.
상기 제1패턴층을 따라 반도체 산화물의 주 전기 절연층을 성장시키기 위해 열산화(thermal oxidation)가 실시된다.
산화는 제1패턴층의 나머지 부분의 상부 측면 엣지가 외부로 돌출하는 돌기를 형성하게끔 실시된다. 돌기를 따른 절연층의 두께는 절연층의 평균 두께보다 얇다. 반도체 물질이 실리콘인 경우에는, 산화는 양호하게 800 내지 950℃에서 실시되는 것이 바람직하다.
절연층 위와 하부 구조물의 인접 물질 위에는 비단결정 반도체 물질로 구성된 블랭킷(blanket)층이 형성된다. 절연층 물질보다 더 많이 패턴층과 블랭킷층 물질을 부식시키는 주 부식제를 사용하여 선택적 부식을 실시하여 제1패턴층 위에 위치한 블랭킷층의 특정 부분의 전체 두께를 제거한다. 이 선택적 부식은 블랭킷층을 지나 계속된다. 이것은 돌기의 하부의 상부면을 따라 위치한 부분을 포함하여, 절연층의 하부 노출부중 적어도 일부를 제거한 다음, 돌기의 상기 하부를 제거하기 위함이다.
블랭킷층의 나머지 부분은 돌기의 나머지 부분 위에 위치한 제2패턴층을 형성한다. 따라서, 지시된 형태로 부식을 실시함으로써 돌기의 일부는 제거되지만 나머지 부분은 그대로 남아 있게 된다. 주 부식제는 통상적으로 반도체 산화물보다 적어도 10배 이상 더 크게 비단결정 반도체 물질을 부식시킨다.
절연층의 노출된 부분의 일부는 상기 선택적 부식 단계 후에도 남아 있을 수 있다. 그런 경우에는, 절연층의 이 부분을 비단결정 반도체 물질보다 더 많이 반도체 산화물을 부식시키는 보조 부식제를 사용하여 제거시킨다. 따라서 이 보조 부식제는 주 부식제와는 선택성이 반대가 된다.
통상적으로 보조 부식제는 비단결정 반도체 물질보다 적어도 10배 이상 크게 반도체 산화물을 부식시킨다.
부식 공정에서 실제적으로 선택적 돌기 형성이 완료된다. 그러나, 새로운 돌기들이 생기는 것을 막는 것이 중요하다. 따라서, 보통 제1패턴층이 나머지 부분의 상부 측면 엣지를 따라 돌기가 더 생기는 것을 막게끔 제2패턴층에 의해 덮혀지지 않은 제1패턴층의 나머지 부분의 일부를 따라서 그리고 제2패턴층을 따라서 부가 절연층이 형성된다. 반도체 물질이 실리콘인 경우에는, 이 부가 절연층은 1050 내지 1150℃ 온도에서 산화에 의해 생성된다. 대안으로서, 이 부가 증착 단계에서 형성될 수도 있다.
본 선택적 돌기 형성 기술은 EEPROM 또는 EEPLD 와 같이 전기적으로 변경 가능한 회로의 이중 제어 게이트 프로그램 가능한 소자용으로 플로팅 게이트 FET를 제조하는데 특히 유용하다. 이런 경우에, 위에서 상술된 하부 구조는 단결정 반도체 기판과 이 기판의 상부면의 일부를 따라서 형성된 게이트 유전층으로 이루어진다. 상기 제1패턴층은 유전체층 부분위에 생성된다.
이때에, 부가 절연층의 형성을 포함하며 선택적 돌기 형성에 관련된 상기 기술된 단계들을 지시된 방식으로 실시된다.
따라서 이들 단계에 대한 설명은 여기서 반복하지 않는다.
그러나, 하부 구조는 일반적으로 기판의 상부면을 따라 게이트 유전층에 인접한 두꺼운 필드 절연 영역을 포함한다. 그런 경우, 블랭킷층은 (주 절연층 위에 형성되는 것 외에도) 보통 유전체층과 필드 영역 부분 위에 형성된다. 또한, 상기 부식처리는 제2패턴층의 적어도 일부가 필드 영역 위에 위치되게끔 실시된다.
또한, 부가 절연층이 생성된 후에, 금속으로된 부가 패턴층 또는 비단결정 반도체 물질이 제1패턴층의 나머지 부분중 적어도 일부 위에 바로 위치한 부가 절연층의 일부분위에 형성된다. 마지막으로, 채널 영역에 의해 분리된 소스 및 드레인 영역이 기판의 상부면을 따라 기판에 형성된다.
상기 FET 구조에서, 제1패턴층의 나머지 부분은 플로팅 게이트이다. 플로팅 게이트 위에 위치한 (나머지) 제2패턴층 부분은 삭제 게이트가 된다. 채널 영역 위의 (나머지) 제3패턴층 부분은 제어 게이트이다.
플로팅 게이트상의 돌기의 나머지는 완전히 삭제 게이트 밑에 놓이게 된다. 따라서 전자들은 프로그래밍과 읽기 기간동안에는 원치 않는 터널링 현상을 보이지 않고, 삭제 동작중에만 플로팅 게이트와 삭제 게이트간에 매우 효율적으로 포텐셜 장벽을 넘게된다(즉 터널링 현상을 나타나게 된다).
삭제 전압은 통상 10볼트이다. 프로그래밍 전압은 대략 12볼트이다.
본 발명의 선택적 돌기 형성 기술은 비교적 단순하다.
바람직한 실시예의 설명에서 설명된 실험에 의해 검증되겠지만, 돌기중 원하지 않은 것을 제거하는데 선택적 부식 방법이 완전히 성공을 거두게 된다. 하자니와는 달리, 본 돌기 형성 과정에는 석판 인쇄 단계가 필요치 않다. 또 하자니의 돌기 제거 과정에서 이용된 것과 같은 이온 주입에 의해서도 게이트 유전층의 무결성에 손상이 가지 않는다.
이하 첨부도면을 참조하여 바람직한 실시예들을 통하여 본 발명을 상세히 설명한다. 바람직한 실시예들의 설명과 도면에서 동일한 또는 거의 유사한 항목에 대해서는 동일한 참조기호를 사용하기로 한다.
도면에서, 제1a도 내지 제1j도 및 제2a도 내지 제2g도는 완전히 절연된 플로팅 게이트상에 돌기를 선택적으로 형성하는데 매우 효율적인 기술을 사용하는 본 발명에 따라서 플래시 EEPROM의 이중 제어 게이트 메모리 셀용의 n채널 플로팅 게이트 FET를 어떻게 제조하는가에 대해서 설명한다.
상기 플로팅 게이트외에도, FET의 주 반도체성 소자 및 전도성 소자는 n형 소스, n형 드레인, 소스와 드레인 사이에 신장된 채널, (주) 제어 게이트 및 삭제(제어) 게이트이다. 상기 채널과 플로팅 게이트간의 메모리 게이트 유전체와, 상기 채널과 제어 게이트간의 선택 게이트 유전체와, 플로팅 게이트와 제어 게이트간의 제어 게이트간 유전체 및, 플로팅 게이트와 제어 게이트간의 삭제 게이트간 유전체는 전기적 절연을 담당한다.
종래의 크리닝(cleaning) 및 포토레지스트 마스킹 기술이 아래에 설명되는 제조 공정에 활용된다. 그러나 아래의 설명에서는 설명의 간단화를 위해서, 크리닝 단계와, 포토레지스트 마스크 제조 단계 및, 그 밖의 잘 알려진 반도체 처리 단계에 대한 설명을 생략한다.
시작점은 제1a도에 표시된 플랫(100) p형 모노 실리콘 반도체 기판(10)이다. 비록, 기판(10)은 독립된 기체(body)로 도시되어 있지만, 더 큰 반도체 기체의 일부가 될 수 있다.
하부, 상부, 넓은, 아래, 위의, 수직, 측면 등과 같은 용어는 기판의 하부표면이 지면과 평행할 때에 기판(10)의 배향에 대해서 편의상 정해진 것이다. 기판(10)은 17 내지 33(ohm-cm)의 저항을 가진다.
실리콘 이산화물로된 두껍게 리세된 전기 절연 필드 영역(12) 그룹은 공지된 LOCOS 기술에 따라 기판(10)의 상부면의 일부를 따라 형성된다. 제1b도를 보면, 필드 산화물 영역(12)은 대략800㎚의 두께를 가진다. p형 채널 스톱 영역(도면에는 도시하지 않음)은 영역(12)의 하부측면에 따라 형성된다. 영역(12)의 측면 사이의 기판(10) 부분은 고립된 활성 반도체이다.
필드 영역(12)에 이어진 얇은 메모리 게이트 유전체층(14)는 제1c 및 제2a도에 도시된 바와같이 기판(10)의 활성 부분 상부측면을 따라 형성된다.
유전체층(14)는 20 내지 30㎚의 두께를 가진다. 층(14)는 열성장 실리콘 이산화물로 구성되는 것이 좋으나 실리콘 이산화물이나 실리콘 이산화물과 실리콘 질화물이 조합된 것과 같은 다른 물질로 형성될 수도 있다.
돌기 형성 기술에서 제1단계는 플로팅 게이트에 대한 기본윤곽을 설명하는 것이다. 특히, n형 비단결정 실리콘(비모노실리콘)의 제1패턴층(16)은 기판(10), 필드 영역(12), 유전체층(14)으로 형성된 하부 구조상에 증착된다.
패턴화된 비모노실리콘층(후에 플로팅 게이트가됨)(16)은 유전체층(14) 부분상에 놓이며, 인접한 필드 영역(12) 부분으로 신장된다(제1c 및 제2a도 참조). 층(16)은, 폴리실리콘이나 아몰퍼스 실리콘을 250㎚증착하고, 이 층작된 실리콘내로 포스핀(phosphine)을 확산시켜 전도성질을 갖게하고, 종래의 선택적 플라즈마 부식을 실시하여 도핑된 실리콘중 원치 않는 부분을 제거하여 생성시키는 것이 바람직하다. 포스핀 확산은 단위 면적당 20 오옴의 시트 저항을 억기 위해 900 내지 950℃온도에서 10분 동안 실시된다.
제2b도에서, 임계 포토레지스트 마스크(18)은 FET 소스용으로 의도된 기판(10)부분 위의 층(14, 16)상에서 형성된다. 패턴화된 층(16)과 마스크(18)를 주입 차폐기로 이용하여, As+형태의 비소를 유전체층(14)를 통해 기판(10)부내로 이온 주입시켜 제1표면 인접 n형 드레인 영역(20)을 형성시킨다. 1회 주입량과 에너지는 1×1015이온 /㎠ 및 50킬로 전자 볼트(KEV)이다. 이어서 포토레지스트(18)를 제거한다.
낮은 온도의 산화를 실시하여 실리콘 이산화물의 주절연층(22)을 패널층(16)의 상부면과 측면을 따라서 30∼60㎚두께로 성장시킨다(제1d도 및 2c도를 참조). 상기 산화는 층(16)의 나머지(16A)의 전체 상부 측면 엣지가 외부를 향해 위쪽 및 측면으로 돌출하는 첨두형 돌기(24)를 형성하도록 800 내지 950℃ 범위의 온도에서 실시된다. 돌기(24)를 따른 층(22) 두께는 층(22)의 평균 두께보다 상당히 작다.
돌기(24)를 따른 산화물 두께는 보통 평균 산화물 두께의 반보다 약간 적다. 이보다 작은 돌기들(도면에는 도시하지 않음)도 층(22)의 상부면을 따라 존재한다. 산화 동안에, 층(16)의 측면에 위치한 유전체층(14) 부분은 두께가 약간 증가한다.
상기 낮은 온도의 산화는 건조 또는 습윤 산소 환경에서 실시된다. 산화 시간은 온도, 산화 환경 및, 산화 두께에 따라서 30 내지 60분이 된다. 온도, 두께 및, 시간은 900℃, 45㎚ 및 30 내지 35 분인 것이 좋다.
n형 비모노실리콘의 블랭킷층(26)은 제1e도의 도시와 같이 산화물 층(22)과 인접한 필드 영역 물질상에 형성된다.
블랭킷 비모노실리콘층(26)은 또한 비모노실리콘층(16A)의 측면에 위치한 유전체층(14)의 더 두꺼운 부분상에 놓인다.
층(26)은 폴리실리콘이나 아몰퍼스 실리콘을 250mm 증착한 다음에 이 증착된 실리콘내로 포스핀을 확산시켜 전도 성질을 갖도록 하는 것이 좋다. 포스핀 도핑은 층이 단위면적당 20옴의 시트 저항을 갖도록 900 내지 950℃온도에서 10분동안 실시된다.
포토레지스트 마스크(28)는 필드 영역들(12)중 한 영역상에 놓여있고 또 비모노실리콘층(16A) 부분(이 부분은 상기한 영역(12)상에 놓여 있음)위에서 신장하는 블랭킷층(26) 부분상에 형성된다(제1f도 참조). 마스크(28)를 부식차폐기로 이용하여, 층(22)의 실리콘 이산화물보다 훨씬 더 크게 층(26)의 비모노실리콘을 부식시키는 비등방성 부식제로 블랭킷층(26)의 노출된 부분의 전체 두께를 제거해낸다.
부식제의 비모노실리콘 대 실리콘 이산화물의 선택성은 통상 적어도 10이며 바람직하게로는 20 또는 그 이상이다. 상기 블랭킷층(26)의 나머지 부분(26A)는 제2패턴화된 n형 비모노실리콘층이며, 이 층의 일부는 후에 삭제 게이트가 된다.
비등방성 부식은 산화물층(22)내로 계속되어 제2패턴층(26A)과 포토레지스트(28)로 덮혀 있지 않은 돌기(24)부분의 상부면을 따라 위치한 층(22) 부분의 전체 두께를 포함하여 층(22)의 노출부분의 일부를 제거한다. 이것은 층(22)이 돌기(24)를 따라 두께가 상당히 감소되었기 때문에 일어나는 것이다. 그 다음, 부식을 좀 더 계속하여 상기에서 노출된 돌기 부분, 즉 패턴화된 비모노실리콘층(26A)과 마스크(28)로 덮혀 있지 않은 부분을 제거한다. 부식은 보통 비모노실리콘 나머지(26A)의 어떤 다른 부분이 노출되기 전에 정지된다.
제1f도는 비등방성 부식 말기에서의 구조를 도시한다.
도면부호(22A)는 층(26A)과 포토레지스트(28)로 덮혀진 산화물층(22)부분이다. 도면부호(22B)는 산화물층(22)의 노출부분의 나머지이다. 도면부호(30)은 비모노실리콘층(16A)가 노출되고 돌기(24)가 부분적으로 제거되었던 곳을 나타낸다.
패턴층(26A)는 돌기(24)의 나머지 부분(24A)위에 놓여 있다.
비등방성 부식은 핵사플루오르화황과 산소로 구성된 플라즈마로 35 내지 45 초 동안 실시된다. 유동비 SF6 : O2는 350 밀리토러에서 4 : 1이다. 상기 RF전력은 100와트이다.
마스크(28)를 계속 그 위치에 두고, 층(16A, 26A)의 비모노실리콘보다 훨씬 더 크게 층(22B)의 실리콘 이산화물을 부식시키는 부가 부식제를 써서 산화물 부분(22B)을 제거시킨다(제1g도 및 2e도 참조). 이 부가 부식제의 실리콘 이산화물 대 비모노실리콘 선택성은 보통 적어도 10이며 20 또는 그 이상인 것이 바람직하다. 부식은 트리플루오르메탄, 헬륨 및, 탄소 이산화물로 형성된 플라즈마를 이용하여 대략 60초 동안 비등방성으로 실시하는 것이 좋다. 유동비 CHF3: He : CO2는 70 내지 75 밀리토러에서 4 : 27 : 36이다. RF전력은 1100와트이다. 부식은 또한 하이드로플루오릭산 용액과 같은 표준 화학 산화물 부식제를 가지고 등방적으로 실시될 수도 있다. 부식에 이어서 포토레지스트(28)를 제거한다. 이로서 기본적으로 선택적 돌기 형성을 완료한다.
마스크(28)를 이용한 2가지 부식단계 동안에, 비모노실리콘층(16A)의 측면에 위치한 유전체층(14) 부분들도 제거된다. 메모리 게이트 유전체층(14)는 층(14)의 나머지 부분이다.
패턴화된 비모노실리콘층(20A)의 상부면 및 측면을 따라 또 층(26A)로 덮혀지지 않은 비모노실리콘층(16A) 부분의 상부면 및 측면을 따라 30-60㎚ 두께로 실리콘 이산화물의 부가 절연층(32)을 성장시키기 위해서는 고온 산화가 실시된다. 제1h는 이와같은 고온 산화를 실시한 결과 생긴 구조이다. 비모노실리콘층(16A)의나머지 부분(16B)는 플로팅 게이트이다.
비모노실리콘층(26B)는 패턴층(26A)의 나머지이다. 플로팅 게이트(16B)위에 놓인 비모노실리콘 나머지 (26B) 부분은 일반적으로 삭제 게이트를 형성한다. 산화 동안에, 실리콘 이산화물의 얇은 선택 게이트 유전체층(34)이 제2e도에 도시와 같이 플로팅 게이트(16B)의 측면에서 모노실리콘으로부터 성장한다.
상기 고온 산화는 1050 내지 1150℃온도 범위에서 실시된다. 이것은 플로팅 게이트(16B)의 상부 측면 엣지(및 상부면)을 따라 돌기가 더 형성되는 것을 막는다. 고온으로 인해 또한 돌기가 비모노실리콘층(26B)의 상부 측면 엣지(및 상부면)를 따라 형성되는 것을 방지한다.
상기고온산화는 건조 또는 습윤 산소에서 실시된다.
건조 산소 환경이 바람직하다. 산화 시간은 온도와 두께에 따라서 3 내지 10 분이며, 바람직하게는 온도, 두께 및, 온도는 1150℃, 40㎚ 및, 3분이다.
n형 비모노실리콘의 제3패턴층(36)은 비모노실리콘층(28B)의 일부위와 플로팅 게이트(16B)의 거의 모두 위에 있는 산화물층(32, 34)상에 형성된다(제1e도 및 제2e도 참조). 제3패턴층(36)은 폴리실리콘이나 아몰퍼스 실리콘을 500㎚증착하고, 증착된 실리콘내로 포스핀을 확산시켜 전도 성질을 갖도록 하고, 선택적 플라즈마 부식을 실시하여 상기 증착된 실리콘중 원하지 않는 부분을 제거함으로써 형성시키는 것이 바라직하다. 상기 포스핀 확산은 단위 면적당 20 옴의 시트 저항을 갖도록 900 내지 950℃온도에서 10 분 동안 실시된다. 제2e도에서 도면부호(36')는 동시에 형성된 다른 n형 패턴화된 모노실리콘층으로서, 이 층은 인접 거울상 EEPROM 셀의 플로팅 게이트 FET에서 허용된다.
패턴층(36, 36')을 주입 차폐기로 이용하여, As+형태의 비소를 채널 영역에 의해 측방으로 분리된 기판(10)의 두 부분내로 산화물층(34)을 통해 주입시켜 고농도 도핑된 표면 인접 n형 소스 영역(38)과 제1드레인 영역(20)에 연속된 고농도 도핑된 제2표면 인접 n형 드레인 영역(40)을 형성시킨다(제2f도 참조). 1회 주입량과 에너지는 5×1015이온 /㎠ 및 70 내지 100 KEV이다.
주입 격자 손상을 치유하고 주입된 n형 도펀트를 활성화시키고 도펀트를 외부로 유도하기 위해서 건조 산소에서 900℃에서 30분 동안 소스/드레인 어니일(anneal)을 실시한다. 소스 영역(38)은 제2g도에 도시한 형태로 팽창한다. 드레인 영역(20, 40)은 플로팅 게이트(16B)밑에서 약간 신장하는 복합 n형 드레인 영역(42)이 되도록 팽창한다.
실리콘 이산화물의 얇은 절연층(44, 44')은 각각 어니일 동안에 패턴층(36, 36')을 따라 성장한다. 도면부호(36A)와 (36A)는 각각 층(36) 및 (36')의 나머지를 표시한다.
기본 EEPROM 셀은 제1j 및 2g도에 도시된 종래 방식으로 완성된다. 보로포스포실리케이트(borophosphosilcate)유리로 구성된 평탄한 절연층(46)은 구조물의 상부면에 형성된다. 접촉 개구부(48)가 절연층(46, 34)을 통해 밑으로 드레인(42)까지 부식된다. 1%의 실리콘과 1%의 구리가 첨가된 알루미늄과같은 금속의 블랭킷층이 구조물의 상부면에서 접촉 개구부(48)내로 증착된다. 마지막으로 상기 금속층이 금속 비트라인(50)을 형성하기 위해 패턴화된다.
제조말기에서, 상기 FET 채널 영역은 (a) 플로팅 게이트(16B) 밑에 바로 놓인 메모리 부분과 (b) 상기 메모리 부분과 소스 영역(38)사이에 신장하는 선택 부분으로 나누어진다.
특히, 채널의 2개 부분에 대한 분할 위치는 대략 제2g도에서의 플로팅 게이트(16B)의 왼쪽을 통해 수직으로 진행하는 면을 따른 곳에 있다. 따라서 FET는 메모리부와 이 메모리부와 일체로된 선택부로 구성된다.
상기 제어 게이트는 일반적으로 채널 영역 위에 놓인 비모노실리콘층(36A) 부분으로 형성된다. 더 상세하게 설명하면, 제어 게이트는 플로팅 게이트(16B) 바로 위에 위치하여 그 게이트(16B)를 넘어서 측면으로 채널의 선택부까지 신장하는 층(36) 부분으로 구성된다. 산화물층(22A)는 삭제 게이트간 유전체이다. 플로팅 게이트(16B)와 층(36A)의 제어 게이트부 사이의 산화물층(32) 부분은 제어 게이트간 유전체를 형성한다.
상기 층(16B, 26B, 36A)의 어떤 것을 형성하기 위해 초기에 사용된 물질이 이몰퍼스 실리콘이었다면, 여러 가열 단계 동안에 온도가 상승되면 아몰퍼스 실리콘은 폴리실리콘이 된다.
그 결과 층(16B, 26B, 36A)는 최종 셀에서 모두 폴리 실리콘이 된다.
본 발명은 돌기 형성 기술에 대해서 상기에서 설명된 것보다 더 중요한 몇가지 장점을 제공한다. 산화물층(22)을 30-60㎚ 두께로 성장시키는 것이 많은 다른 EEPROM 셀에서 삭제 게이트간 유전체를 형성하는데 사용된 8내지 10㎚ 두께보다 제조하기에 더욱 쉽다. 상기 FET 선택부의 임계 전압은 플로팅 게이트(16B)상의 전하에 의해 크게 영향을 받지 않는다. 그 결과, 셀이 과대하게 삭제된 경우에 메모리 셀이 항상 온(on)상태(즉 소모 모드)장치로될 가능성은 실제로는 없다.
제3도는 제1j도 및 제2g도에 도시된 구조의 설계도를 도시한 것이다. 패턴층(36A')에 의해 표시된 바와같이, 소스 영역(38)은 왼쪽으로 거울상 EEPROM 셀을 공유한다. 유사하게 드레인 영역(42) 및 접촉 개구부(48)은 오른쪽으로 거울상 EEPROM 셀의 플로팅 게이트 FET를 공유한다.
제4a도 및 제4b도는 제1i도에 도시된 단계를 통해 본 발명에 따라 제조된 실제 EEPROM 셀의 단면도를 도시한다.
제4a도는 어떠한 돌기 부분도 비모노실리콘층(26B)에 의해 덮혀 있지 않은 플로팅 게이트(16B) 부분의 상부 측면 엣지에 따라 위치되어 있는 것을 도시한다. 제4b도는 층(26B)에 의해 덮혀진 플로팅 게이트(16B)부분의 상부 측면 엣지에 따라 위치한 돌기 부분(24A)의 첨두형 특성을 설명한다.
본 발명의 공정에는 여러 변경이 가해진다. 예를들어, 절연층(32)은 열적 산화가 아닌 실리콘 이산화물의 증착으로 형성될 수 있다.
또 다른 변경은 산화물층(32)을 실리콘 이산화물/실리콘질화물/실리콘 이산화물(ONO) 샌드위치로 대체시키는 것이다.
제5a도와 5b도는 이러한 변경을 나타낸 것으로, 그 공정은 다음과 같다.
제1g도의 구조에서 포토레지스트 마스크(28)를 제거한 후에, 실리콘 이산화물의 하부 보조층(52)을 10 내지 20㎚ 두께로 구조의 상부면에서 형성시킨다(제5a도 참조). 산화물 보조층(52)는 건조 또는 습윤 산소에서 10 분동안 900 내지 1150℃온도에서 열적 산화에 의해 생성된다. 건조 환경이 바람직하다. 아니면, 층(52)을 단순하게 증착해도 된다. 어떤 경우에도 실리콘 질화물의 중간 보조층(54)이 보조층(52)상에 두께 10 내지 20㎚로 증착된다. 질화물 보조층(54)에 의해서 보조층(52)이 900℃에서 열적 산화에 의해 생성되는 경우에 일어나는 어떠한 돌기 문제도 극복된다.
상기 ONO 샌드위치는 제5b도에 도시된 바와같이 보조층(54)의 상부면을 따라 실리콘 이산화물의 상부 보조층(56)을 성장시키기 위해 열적 산화를 실시함으로써 완성된다. 산화물 보조층(56)은 2 내지 4㎚의 두께를 갖는다.
상기 산화는 건조 또는 습윤 산소에서 120 내지 240 분 동안 900 내지 1000℃의 온도에서 실시된다. 습윤 환경이 바람직하다.
그러면 공정의 재설정이 상기에서 설명된 대로 진행될 수 있다.
제1드레인 영역(20)을 형성하기 위해 제2b도에 도시된 주입 단계는 생략할 수가 있다. 그러면 제6도에 도시된 바와같이 드레인 영역(40)이 드레인이 되는 최종 구조가 된다. 이러한 변경은 마스킹 단계를 생략하지만, 드레인 영역(40)은 플로팅 게이트(16B)로부터 너무 멀러 떨어져 있어 프로그래밍동안 전자를 적절히 주입할 수가 없게 된다.
제7a 및 7b도는 제1드레인 영역(20)을 형성하기 위해 주입을 이용하지 않고 드레인 플로팅 게이트 사이의 격리 문제를 해결하는 한가지 방법을 보여주고 있다. 제7a도에서, 의도된 드레인 위치에 가장 가까운 비모노실리콘층(36)의 측면을 플로팅 게이트(16B)의 대응 측면에 일반적으로 수직으로 정렬되어 위치한다. 따라서 층(36)이 주입 차폐기로서 기능하는 소스/드레인 주입 동안에 드레인 영역(40)은 게이트(16B)에 더 가까워진다. 소스/드레인 어니얼 후에, 드레인 영역(40)은 게이트(16B)밑에 이상적으로 약간만 신장한다(제7b도 참조).
이러한 해결방식의 어려움은 종종 드레인 영역(40)이 층(16B, 36) 제조동안에 마스킹 공차(masking tolerances)로 인해 플로팅 게이트(16B)로부터 너무 떨어질 수 있다는 것이다.
제8도에서는 본 EEPROM의 4개의 메모리 셀에 대한 회로 구성을 도시하고 있다. 메모리 셀 각각은 제1a도 내지 1j도와 제2a도 내지 2g도의 공정에 따라서 제조된 n채널 플로팅 게이트 FET(Qij)(여기서 i와 j는 모두 1내지 2의 정수임)로 구성된다. 기호 S, D, F, E, C는 각각 제8도의 FET(Qij)각각에서 드레인, 플로팅 게이트, 삭제 게이트 및 (주)제어 게이트를 나타낸다.
전압 Vw1및 Vw2는 각각 도시된 대로 제8도의 제어 게이트에 접속된 워드 라인 Lw1및 Lw2상에 전달된다.
모든 삭제 게이트 E 는 동시에 EEPROM 셀 모두를 삭제시키기 위해서 전압(VE) 전달 라인에 접속된다. 전압 VB1및 VB2는 도시된 대로 드레인 D에 접속된다. 모든 소스 S는 전압(Vs) 전달 라인에 접속된다.
제9a도 내지 9c도는 제8도의 FET(Qij) 각각에 대해 프로그래밍, 삭제 및, 읽기 동작을 수행하는 동안에 이루어질 필요가 있는 전형적인 상태를 도시하고 있다. 제9a도에 도시된 프로그래밍 상태에서는 열 전자는 소스 S에서 드레인 D으로 이동한다. 제어 게이트 C상의 고전압(12 볼트)으로 인해, 드레인 D근처의 열 전자 일부가 메모리 게이트 유전체를 통해 플로팅 게이트 F 내로 주입되어 이 게이트 F를 높게 대전된 상태로 되게 된다. 상기 FET 임계 전압은 7내지 7.5 볼트에 이른다. 유사하게, 제9b도에 도시된 삭제 상태에서는 플로팅 게이트 E 상의 전자는 삭제 게이트간 유전체를 통해 삭제 게이트(E)로 에너지 장벽을 뚫고 넘어간다. 플로팅 게이트 F는 낮게 대전된 상태로 복귀한다. 플로팅 게이트 F상에 위치한 돌기부(24A)(제9a-9c도에는 도시되어 있지 않음)는 상기 터널링 효과(에너지 장벽을 뚫고 넘어가는 것)를 크게 향상시킨다. FET 임계 전압은 2내지 2.5볼트로 떨어진다.
읽기 동작 동안에, 제어 게이트 C는 고 및 저 임계값 사이의 전압에 있게된다. 제9c도에 도시된 바와같이, 읽기 전압은 3 내지 5볼트이다. 그러면 FET(Qij)는 임계 전압이 낮은 값인 경우에는 도통되고 임계 전압이 높은 값인 경우에는 도통되지 않는다.
이상으로 특정 실시예들을 통해서 본 발명에 대해 설명하였지만, 이러한 설명은 단지 예시적인 목적일뿐 다음에서 청구되는 본 발명의 영역을 한정하고자 한 것은 아니다. 예를들어, 상기 플로팅 게이트 FET는 EEPLD 또는 기타 전기적으로 삭제 가능한 프로그램 회로를 포함하는 또 다른 집적회로에서 프로그램 가능 소자로서 사용될 수 있다.
제3패턴층은 비모노실리콘 대신에 금속으로 형성될 수 있다. 이온 주입의 일부는 확산으로 대체될 수 있다.
지금까지 설명된 것과는 반대의 전도성을 가진 반도체위에서 상술한 대응 전도의 반도체 소자는 플로팅 소자를 이용하여 동일한 결과를 생기게할 수도 있다. 즉 동일한 결과를 얻기 위해 플로팅 게이트로부터 삭제 게이트로의 홀(hole) 터널링 효과를 이용하지 않고, 삭제 게이트로부터 플로팅 게이트로의 전자 터널링 효과를 이용할 수도 있다. 따라서 첨부된 특허청구의 범위에서 규정된 본 발명의 진정한 영역과 사상에서 벗어남이 없이도 당업자들에 의해 여러가지 변경과 응용이 있을수 있음을 밝혀둔다.

Claims (20)

  1. 하부 구조상에 하부 구조의 상부면을 따라 비단결정 반도체 물질로된 제1패턴층을 생성시키는 방법에 있어서, 상기 제1패턴층의 나머지의 상부 측면 엣지가 외부로 돌출하는 돌기를 형성하게끔 상기 제1패턴층을 따라 반도체 산화물의 주 전기 절연층을 성장시키기 위해서 열적 산화를 실시하는 단계와; 이때, 상기 돌기를 따른 절연층의 두께는 절연층의 평균 두께보다 작으며, 상기 절연층 위와 상기 하부 구조의 인접 물질 위에 블랭킷을 형성시키는 단계와; (1) 상기 제1패턴층 위에 위치한 상기 블랭킷층의 특정 부분의 거의 전체 두께와, (2) 상기 돌기의 밑부분의 상부면을 따라 위치한 부분을 포함하는 상기 절연층의 노출된 밑부분의 적어도 일부와, (3) 상기 돌기의 밑부분의 대부분을 제거함으로써 상기 블랭킷층의 나머지가 상기 돌기의 나머지 위에 위치한 제2패턴층을 형성하도록, 상기 절연층 물질보다도 상기 블랭킷층과 패턴층들의 물질을 더 많이 부식시키는 주 부식제를 가지고 상기 블랭킷층, 절연층, 패턴층들을 선택적으로 부식시키는 단계로 이루어진 것을 특징으로 하는 제1패턴층 형성 방법.
  2. 제1항에 있어서, 상기 블랭킷층은 비단결정 반도체 물질로 형성되는 것을 특징으로 하는 제1패턴층 형성 방법.
  3. 제2항에 있어서, 상기 주 부식제가 최소 10의 비단결정 반도체 물질 대 반도체 산화물 선택성을 가지는 것을 특징으로 하는 제1패턴층 형성 방법.
  4. 제2항에 있어서, 상기 절연층의 노출부의 일부가 선택적 부식단계 후에도 남아 있고, 상기 방법은 비단결정 반도체 물질보다 반도체 산화물을 더 많이 부식시키는 부가 부식제를 가지고 상기 절연층의 노출부의 일부를 거의 제거하는 단계를 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  5. 제4항에 있어서, 상기 주 부식제가 최소 10의 비단결정 반도체 물질 대 반도체 산화물 선택성을 가지고, 상기 부가 부식제는 최소 10의 반도체 산화물 대 비단결정 반도체 물질 선택성을 가지는 것을 특징으로 하는 제1패턴층 형성 방법.
  6. 제2항에 있어서, 상기 반도체 물질은 실리콘이며, 상기 열적 산화는 800 내지 950℃온도 범위에서 실시되는 것을 특징으로 하는 제1패턴층 형성 방법.
  7. 제2항에 있어서, 상기 제1패턴층의 나머지 부분의 상부 측면 엣지를 따라 더 이상의 돌기 형성을 방지하게끔 상기 제2패턴층을 따라 그리고 이 제2패턴층으로 덮혀지지 않은 제1패턴층의 나머지 부분을 따라 부가 전기 절연층을 형성시키는 단계를 구비하는 것을 특징으로 하는 제1패턴층 형성 방법.
  8. 제7항에 있어서, 상기 반도체 물질은 실리콘이며, 상기 열적 산화는 800 내지 950℃온도에서 실시되며 상기 형성 단계는 1050 내지 1150℃범위 온도에서 열적 산화 실시 단계를 더 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  9. 제8항에 있어서, 상기 주 절연층의 노출부의 일부가 상기 선택적 부식 단계후에도 남아 있으며, 상기 방법은 상기 비단결정 반도체 산화물을 더 많이 부식시키는 부가 부식제를 가지고 상기 절연층의 상기 노출부의 일부를 거의 제거하는 단계를 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  10. 제7항에 있어서, 상기 형성 단계는 상기 부가 절연층을 증착시키는 단계를 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  11. 제7항에 있어서, 상기 반도체 물질는 실리콘이며, 상기 형성 단계는, 상기 제2패턴층을 따라 그리고 이 제2패턴층으로 덮혀지지 않은 상기 제1패턴층의 나머지의 일부를 따라 실리콘 이산화물의 하부 보조층을 형성시키는 단계와, 상기 하부 보조층상에 실리콘 질화물의 중간층을 증착시키는 단계 및; 상기 중간 보조층을 따라 실리콘 이산화물의 상부 보조층을 성장시키기 위해 열적 산화를 실시하는 단계를 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  12. 제11항에 있어서, 상기 하부 보조층 형성 단계가 열적 산화를 실시하는 단계를 포함하는 것을 특징으로 하는 제1패턴층 형성 방법.
  13. 제1전도성 형태의 단결정 반도체 기판의 상부면의 일부를 따라 게이트 유전체층을 형성시키고, 또한 이 유전체층 부분 위에 비단결정 반도체 물질의 제1패턴층을 형성시키는 방법에 있어서, 상기 제1패턴층의 나머지의 상부 측면 엣지가 외부로 돌출하는 돌기를 형성하게끔 상기 제1패턴층을 따라 주 전기 절연층을 성장시키기 위해 열적 산화를 실시하는 단계와; 이때 상기 돌기를 따른 주 전기 절연층 두께는 주 전기 절연층의 평균 두께보다 작으며, 상기 주 전기 절연층과 상기 유전체층 위에 블랭킷층을 형성시키는 단계와; (1) 상기 제1패턴층 위에 위치한 상기 블랭킷층의 특정부분의 거의 전체 두께와, (2) 상기 돌기의 밑부분의 상부면을 따라 위치한 부분을 포함하는 상기 주 절연층의 노출된 밑부분의 적어도 일부와, (3) 상기 돌기의 밑부분의 대부분을 제거함으로써 상기 블랭킷층의 나머지가 상기 돌기의 나머지 위에 위치한 제2패턴층을 형성하도록, 상기 주 절연층 물질보다도 상기 블랭킷층과 패턴층들의 물질을 더 많이 부식시키는 주 부식제를 가지고 상기 블랭킷층, 절연층, 제1패턴층들을 선택적으로 부식시키는 단계와; 상기 제1패턴층 나머지 부분의 상부 측면 엣지를 따라 더 이상의 돌기 형성을 방지하게끔 상기 제2패턴층을 따라 그리고 이 제2패턴층으로 덮혀지지 않은 제1패턴층의 나머지 부분을 따라 부가 전기 절연층을 형성시키는 단계와; 상기 제1패턴층의 나머지 부분의 적어도 일부위에 바로 위치한 상기 부가 절연층 부분 위에 부가 패턴층을 형성시키는 단계 및; 기판에 그 당시 존재하는 상부면을 따라 상기 제1전도형과 반대의 제2전도형의 측방으로 분리된 소스와 드레인 영역을 형성시키는 단계를 구비하며, 패턴층의 나머지 물질은 전기적으로 전도되는 것을 특징으로 하는 게이트 유전체층 및 제1패턴층 형성방법.
  14. 제13항에 있어서, 상기 주 절연층의 노출부의 일부가 선택적 부식 단계후에도 남아 있으며, 상기 방법은 패턴층 물질보다 주 절연층의 물질을 더 많이 부식시키는 부가 부식제를 가지고 상기 주 절연층의 노출부의 일부를 거의 제거하는 단계를 포함하는 것을 특징으로 하는 게이트 유전체층 및 제1패턴층 형성 방법.
  15. 제1전도형의 단결정 반도체 기판의 상부면의 일부를 따라 전기절연 물질의 필드 영역을 형성시키고, 상기 필드 영역보다 훨씬 얇은 게이트 유전체층을 상기 필드 영역에 인접하도록 기판의 상부면의 또 다른 부분을 따라 형성시키고, 또한 비단결정반도체 물질의 제1패턴층의 필드 영역의 인접부와 유전체층 부분 위에 형성시키는 방법에 있어서, 상기 제1패턴층의 나머지의 상부 측면 엣지가 외부로 돌출하는 돌기를 형성하게끔 상기 제1패턴층을 따라 반도체 산화물의 주 전기절연층을 성장시키기 위해 열적 산화를 실시하는 단계와; 이때 상기 돌기를 따른 주 전기 절연층의 두께는 상기 주 전기 절연층의 평균 두께보다 작으며, 상기 주 졀연층, 필드 영역, 유전체층 위에 비단결정반도체 물질의 블랭킷층을 형성시키는 단계와; (1) 상기 필드 영역 위에 위치한 적어도 하나의 부분을 제외한 상기 제1패턴층 위에 위치한 모든 블랭킷층과, (2) 상기 돌기의 밑 부분의 상부면을 따라 위치한 부분을 포함하는 상기 주 절연층의 노출된 밑 부분의 적어도 일부와, (3) 돌기의 거의 모든 밑부분을 제거함으로써 상기 블랭킷층의 나머지가 상기돌기의 나머지 위에 위치한 비단결정 반도체 물질의 제2패턴층을 형성하도록, 반도체 산화물보다 비단결정 반도체 물질을 더 많이 부식시키는 주 부식제를 가지고 상기 블랭킷층, 주 절연층, 제1패턴층을 선택적으로 부식시키는 단계와; 상기 제1패턴층의 나머지 부분의 상부 측면 엣지를 따라 더 이상의 돌기 형성을 방지하게끔 상기 제2패턴층을 따라 그리고 이 제2패턴층으로 덮혀지지 않은 제1패턴층의 나머지 부분을 따라 부가 전기절연층을 형성시키는 단계와; 상기 제1패턴층의 나머지 부분의 적어도 일부위에 바로 위치한 상기 부가 절연층 부분 위에 비단결정반도체 물질 또는 금속의 부가 패턴층을 형성시키는 단계 및; 기판에 그 당시 존재하는 상부면을 따라 상기 제1전도형과 반대의 제2전도형의 측방으로 분리된 소스와 드레인 영역을 형성시키는 단계를 구비하며, 상기 패턴층의 나머지 물질은 전기적으로 전도되는 것을 특징으로 하는 전기절연 물질의 필드 영역, 게이트 유전체층 및, 제1패턴층 형성 방법.
  16. 제15항에 있어서, 상기 주 절연층의 노출부의 일부가 선택적 부식 단계후에도 남아 있으며, 상기 방법은 상기 비단결정반도체 물질보다 반도체 산화물을 더 많이 부식시키는 부가 부식제를 가지고 주 절연층의 노출부의 일부를 거의 제거하는 단계를 포함하는 것을 특징으로 하는 전지절연 물질의 필드 영역, 게이트 유전체층 및, 제1패턴층 형성 방법.
  17. 제16항에 있어서, 상기 주 부식제가 최소 10의 비단결정 반도체 물질 대 반도체 산화물 선택성을 가지며, 상기 부가 부식제가 최소 10의 반도체 산화물 대 비단결정 반도체 물질 선택성을 가지는 것을 특징으로 하는 전지절연 물질의 필드 영역, 게이트 유전체층 및; 제1패턴층 형성 방법.
  18. 제15항에 있어서, 상기 소스 및 드레인 영역을 형성하는 단계가, 상기 부가 패턴층 형성 단계전에 상기 제2전도형의 제1드레인 영역을 형성하기 위해 상기 기판내에 제2전도형의 도펀트를 선택적으로 주입하는 단계 및; 상기 부가 패턴층 형성 단계 다음에 상기 제1드레인 영역과 이어진 상기 제2전도형의 드레인 영역 및 제2전도형의 소스 영역을 형성하기 위해 기판내에 제2전도형의 도펀트를 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 전기절연 물질의 필드 영역, 게이트 유전체층 및, 제1패턴층 형성 방법.
  19. 제15항에 있어서, 상기 반도체 물질은 실리콘이며, 상기 열적 산화는 800 내지 950℃온도 범위에서 실시되며, 상기 부가 전기절연층 형성 단계는 1050 내지 1150℃온도 범위에서 열적 산화가 실시되는 단계를 포함하는 것을 특징으로 하는 전기절연 물질의 필드 영역, 게이트 유전체층 및, 제1패턴층 형성 방법.
  20. 제15항에 있어서, 상기 반도체 물질은 실리콘이며, 상기 열적 산화는 800 내지 950℃온도 범위에서 실시되며, 상기 부가 전기절연층 형성 단계는, 상기 제2패턴층과 이 제2패턴층으로 덮혀지지 않은 상기 제1패턴층의 나머지의 일부를 따라 실리콘 이산화물의 하부 보조층을 성장시키기 위해 열적 산화를 실시하는 단계와; 상기 중간 보조층을 따라 실리콘 이산화물의 상부 보조층을 성장시키기 위해 열적 산화를 실시하는 단계를 포함하는 것을 특징으로 하는 전기절연층 물질의 필드 영역, 게이트 유전체층 및, 제1패턴층 형성 방법.
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