KR100233294B1 - 반도체 메모리소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 낮은 전압으로도 동작이 가능하고 고집적화에 유리한 플래쉬 메모리 셀 구조 및 이의 제조 방법에 관한 것으로, 제1도전형 반도체 기판 상에 터널 산화막을 개재하여 형성된 플로팅 게이트와 절연층 및 컨트롤 게이트로 이루어진 적층 구조의 게이트와, 상기 게이트 하부의 기판 부위에 형성된 매몰 채널 영역, 상기 매몰 채널 영역 양측에 대칭 구조로 형성된 고농도의 제2도정형 소오스 및 드레인으로 이루어진 플래쉬 메모리 셀을 제공한다.
Description
제1도는 종래의 플래쉬 메모리 셀 단면 구조도이고,
제2도는 본 발명에 의한 플래쉬 메모리 셀 단면 구조도이며,
제3도는 본 발명에 의한 플래쉬 메모리 셀 제조 방법을 도시한 공정 순서도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 반도체 기판(p웰) 2 : 희생 산화막
4 : 터널 산화막 5 : 플로팅 게이트
6 : 절연층 7 : 컨트롤 게이트
9 : n+소오스 및 드레인 10 : 매몰 채널 영역
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 매립 채널(buried channel)을 갖는 플래쉬 메모리(flash memory) 구조 및 이의 제조 방법에 관한 것이다.
플래쉬 메모리는 채널 열전자 주입(channel hot electron injection)에 의해 프로그램되고, F-N터널링(Fowler-Nordheim tunneling)에 의해 소거(erase)가 이루어지는 메모리 소자이다.
종래의 플래쉬 메모리 셀 구조를 제1도에 단면도로 나타내었다. 즉, P형 반도체 기판(11) 상에 터널 산화막(12)이 형성되고, 이 위에 플로팅 게이트(13)와 절연층(14) 및 컨트롤 게이트(14)가 차례로 형성되며, 이 게이트 양단의 기판 부위에 n+소오스(16)와 n+드레인(17)이 각각 형성되고, 이 n+소오스(16)와 n+드레인(17)을 각각 n-영역(18)과 P+영역(19)이 감싸고 있는 구조로 되어 있다.
상기한 바와 같이 종래의 플래쉬 메모리 셀에 있어서는 열전자의 주입에 의해 프로그램되고 F-N터널링에 의해 소거가 이루어지므로 전자의 이동으로 인해 매우 높은 공급전압을 필요로 하게 되어 고집적화가 어려운 단점이 있다. 이는 열전자 효과(hot electron effect)와 숏채널 효과(short channel effect)가 높은 공급 전압하에서 더욱 더 현저하게 나타나게 되기 때문이다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 매몰 채널 영역을 형성하고 소오스와 드레인을 대칭형으로 형성하여 낮은 전압으로 동작이 가능하도록 한 플래쉬 메모리 셀 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 제1도전형 반도체 기판 상에 형성된 터널 산화막; 상기 터널 산화막 상에 형성된 플로팅 게이트, 절연층 및 컨트롤 게이트로 이루어지는 적층 게이트; 상기 적층 게이트 하부의 상기 반도체 기판 내에 형성되며 그 내부에 주입된 제1도전형 및 제2도전형의 불순물이 혼재하는 매몰 채널 영역; 및 상기 매몰 채널 영역 양측에 대칭 구조로 형성된 고농도의 제2도전형 소오스 및 드레인을 포함하는 반도체 메모리 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 제1도전형 반도체 기판 표면에 제1도전형 및 제2도전형의 불순물을 차례로 이온 주입하고 어닐링하여, 그 내부에 제1도전형 및 제2도전형의 불순물이 혼재하는 매몰 채널 영역을 형성하는 단계; 상기 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 매몰 채널 영역과 중첩되는 부분의 상기 터널 산화막 상에 플로팅 게이트, 절연층 및 컨트롤 게이트로 이루어지는 적층 게이트를 형성하는 단계; 및 상기 반도체 기판에 제2도전형의 불순물을 고농도로 이온 주입하고 어닐링하여, 상기 적층 게이트 하부에 위치하는 상기 매몰 채널 영역 양측에 대칭구조를 갖는 고농도의 제2도전형 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 플래쉬 메모리 셀 단면 구조를 도시하였다.
본 발명에 의한 플래쉬 메모리 셀은 p형 기판(1) 상에 터널 산화막(4)을 개재하여 플로팅 게이트(5)와 절연층(6) 및 컨트롤 게이트(7)로 이루어진 적층 구조의 게이트가 형성되고 상기 게이트 하부의 기판 부위에 매몰 채널 영역(10)이 형성되며, 상기 매몰 채널 영역(10) 양측에 n+소오스와 드레인(9)이 대칭으로 형성된 구조로 되어 있다.
상기 매몰 채널 영역(10)은 p형 불순물과 n형 불순물을 순차적으로 최대 도우즈량(dosage)으로 이온 주입함으로써 형성된 것으로, p형과 n형 불순물이 함께 주입되어 형성되므로 문턱전압(VT)은 종래와 동일하게 유지되나, 상기와 같은 높은 도우즈량으로 인해 전자이 이동이 매우 용이하게 된다.
또한, 상기 소오스와 드레인은 대칭 구조로 형성되므로 소오스 및 드레인 어느 쪽에서나 소거 및 프로그램이 이루어질 수 있고 낮은 전압에서의 동작이 가능하게 된다.
다음, 제3(a)도 내지 제3(c)도를 참조하여 본 발명에 의한 플래쉬 메모리 셀 제조 방법을 설명한다.
먼저, 제3(a)도에 도시된 바와 같이 p형 반도체 기판(반도체 기판 내에 형성된 p-웰(1) 상의 소정 영역에 소자격리공정(도시하지 않음)을 행한 후, 기판 전면에 희생 산화막(2)을 형성한다. 이어서 매몰 채널 형성을 위한 이온 주입(3)을 실시하는바, p형 기판에 대해 p형 불순물인 B(boron)과 n형 불순물인 As(arsenic)를 순차적으로 최대 도우즈량(dosage)으로, 예컨대 1017이온/㎤ 내지 1018이온/㎤의 도우즈로 이온 주입한 후, 어닐링을 실시하여 매몰 채널 영역을 형성한다. 이때, 매몰 채널 영역은 p형과 n형 불순물이 함께 주입되어 형성되므로 문턱전압(VT)은 종래와 동일하게 유지되나, 상기와 같은 높은 도우즈량으로 인해 전자의 이동이 매우 용이하게 된다.
다음으로, 제3(b)도에 도시된 바와 같이 기판 상에 터널 산화막(4)을 형성하고, 이 위에 플로팅 게이트 형성을 위한 제1도전층으로서, 예컨대 폴리실리콘을 증착하고 불순물을 도핑한 후, 이 위에 절연층으로서, 예컨대 ONO(oxide/nitride/oxide)를 증착한다. 이어서 상기 절연층 상에 컨트롤 게이트 형성을 위한 제2도전층으로서, 폴리실리콘을 증착하고 불순물을 도핑한 후, 상기 제2도전층과 절연층 및 제1도전층을 소정 패턴으로 패터닝하여 플로팅 게이트(5)와 절연층(6) 및 컨트롤 게이트(7)가 적층된 게이트 구조를 형성한다.
이어서, n형 불순물을 고농도(n+)로 이온 주입(8)한 후, 어닐링을 행하여 제3(c)도에 도시된 바와 같이 상기 적층 게이트 양단의 상기 매몰 채널(10) 양측 기판 부위에 대칭 구조의 n+소오스 및 드레인(9)을 각각 형성한다.
이와 같이 형성되는 본 발명의 플래쉬 메모리 셀에 있어서는 소오스와 드레인이 대칭 구조로 형성되므로 소오스 및 드레인 어느 쪽에서나 소거 및 프로그램이 이루어질 수 있다. 이때, 프로그램시의 열전자 주입이나 소거시의 F-N터널링은 터널 산화막을 사이에 두고 매몰 채널 영역과 게이트 전극 사이에서 발생한다.
그러므로, 고농도의 p형과 n형 불순물이 함께 주입된 매몰 채널 영역을 형성하므로 문턱전압(VT)은 종래와 동일하게 유지되며 높은 도우즈량으로 인해 전자의 이동이 매우 용이하고, 소오스 드레인을 대칭 구조로 형성하여 비대칭 구조의 소오스 드레인 구조를 갖는 반도체 메모리 소자 보다 상대적으로 낮은 전압에서 동작이 가능하다. 이에 따라 게이트 전극을 0,5㎛ 이하의 크기로 줄일 수 있어 고집적화를 이룰 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
Claims (7)
- 반도체 메모리 소자에 있어서, 제1도전형 반도체 기판 상에 형성된 터널 산화막; 상기 터널 산화막 상에 형성된 플로팅 게이트, 절연층 및 컨트롤 게이트로 이루어지는 적층 게이트; 상기 적층 게이트 하부의 상기 반도체 기판 내에 형성되며 그 내부에 주입된 제1도전형 및 제2도전형의 불순물이 혼재하는 매몰 채널 영역; 및 상기 매몰 채널 영역 양측에 대칭 구조로 형성된 고농도의 제2도전형 소오스 및 드레인을 포함하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 제1도전형 반도체 기판은 반도체 기판 내에 형성된 p-웰임을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 절연층은 적층된 산화막, 질화막, 산화막(ONO) 구조로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 메모리 소자 제조 방법에 있어서, 제1도전형 반도체 기판 표면에 제1도전형 및 제2도전형의 불순물을 차례로 이온 주입하고 어닐링하여, 그 내부에 제1도전형 및 제2도전형의 불순물이 혼재하는 매몰 채널 영역을 형성하는 단계; 상기 반도체 기판 상에 터널 산화막을 형성하는 단계; 상기 매몰 채널 영역과 중첩되는 부분의 상기 터널 산화막 상에 플로팅 게이트, 절연층 및 컨트롤 게이트로 이루어지는 적층 게이트를 형성하는 단계; 및 상기 반도체 기판에 제2도전형의 불순물을 고농도로 이온 주입하고 어닐링하여, 상기 적층 게이트 하부에 위치하는 상기 매몰 채널 영역 양측에 대칭 구조를 갖는 고농도의 제2도전형 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제4항에 있어서, 상기 제1도전형 반도체 기판은, 반도체 기판 내에 형성된 p-웰 임을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제4항에 있어서, 상기 반도체 기판에 p형 불순물 및 n형 불순물을 각각 1017이온/㎤ 내지 1018이온/㎤의 도우즈로 이온 주입하여 상기 매몰 채널 영역을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제6항에 있어서, 상기 p형 불순물로 B로 이온 주입하고, 상기 n형 불순물로 As를 이온 주입하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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