KR980006392A - 반도체 메모리소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 낮은 전압으로도 동작이 가능하고 고집적화에 유리한 플래쉬 메모셀구조 및 이의 제조방법에 관한 것으로, 제1도전형 반도체기판상에 터널산화막을 개재하여 형성된 플로팅게이트와 절연층 및 컨트롤게이트로 이루어진 적층구조의 게이트와, 상기 게이트 하부의 기판부위에 형성된 매몰 채널영역, 상기 매몰 채널영역 양측에 대칭구조로 형성된 고농도의 제2도전형소오스 및 드레인으로 이루어진 플래쉬 메모리셀을 제공한다.

Description

반도체 메모리소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 플래쉬 메로리셀 단면구조도.

Claims (10)

  1. 제1도전형 반도체기판상에 터널산화막을 개재하여 형성된 플로팅게이트와 절연층 및 컨트롤게이트로 이루어진 적층구조의 게이트와, 상기 게이트 하부의 기판부위에 형성된 매몰 채널영역, 상기 매몰 채널영역 양측에 대칭구조로 형성된 고농도의 제2도전형소오스 및 드레인으로 포함하여 구성되는 반도체 메모리소자.
  2. 제1항에 있어서, 상기 제1도전형 반도체기판은 반도체기판에 형성된 p-웰임을 특징으로 하는 반도체 메모리소자.
  3. 제1항에 있어서, 상기 매몰 채널영역은 p형 불순물과 n형 불순물을 각각 최대 도우즈량으로 이온주입하여 형성함을 특징으로 하는 반도체 메모리소자.
  4. 제1항에 있어서, 상기 절연층은 ONO막임을 특징으로 하는 반도체 메모리소자.
  5. 제1도전형 반도체기판에 이온주입을 행하고 어닐링하여 매몰 채널을 형성하는 단계와, 상기 반도체기판상에 터널산화막을 형성하는 단계, 상기 터널산화막상에 플로팅게이트와 절연층 및 컨트롤게이트가 차례로 적층된 게이트구조를 형성하는 단계, 제2도전형의 불순물을 고농도로 이온주입하고 어닐링하여 상기 적층게이트 양단의 상기 매몰채널 양측 기판부위에 대칭구조로 고농도의 제2도전형 소오스 및 드레인을 각각 형성하는 단계를 포함하여 이루어진 반도체 메모리소자 제조방법.
  6. 제5항에 있어서, 상기 제1도전형 반도체기판은 반도체기판에 형성된 p-웰임을 특징으로 하는 반도체 메모리소자 제조방법.
  7. 제5항에 있어서, 상기 매몰 채널 형성단계전에 소자격리공정을 행하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리소자 제조방법.
  8. 제5항에 있어서, 상기 매몰 채널영역은 p형 불순물과 n형 불순물을 각각 최대 도우즈량으로 이온주입하여 형성하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
  9. 제8항에 있어서, 상기 도우즈량은 1017-1018ions/㎤정도로 하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
  10. 제8항에 있어서, 상기 p형 불순물과 n형 불순물로 각각 B와 As를 이온주입하는 것을 특징으로 하는 반도체 메모리소자 제조방법.
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