JPH04179273A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH04179273A JPH04179273A JP2307672A JP30767290A JPH04179273A JP H04179273 A JPH04179273 A JP H04179273A JP 2307672 A JP2307672 A JP 2307672A JP 30767290 A JP30767290 A JP 30767290A JP H04179273 A JPH04179273 A JP H04179273A
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- diffusion layer
- silicon oxide
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に不揮発性半導体
メモリに関する。
メモリに関する。
従来の不揮発性半導体メモリは、第２図に示すようにＰ
型ンリコンノλ板１にソース拡散Ｊ＋”ｉ ２ 、！−
ドレインＪｙｉ（散層ｊ４が形成され、第１のゲート絶
縁膜５をもち、ソース拡散層２とドレイン拡散層のチャ
ネル１−にフローティングデー１電４；＋ｊ ８とぞの
１゜に第２のゲート絶縁膜６をはさんてコントロールゲ
ート電極９をもぢ、このフローティングゲ−１・電極８
とコントロールゲート電極θを覆うゲート周辺の酸化シ
リコン膜７を有する絶縁ゲート電界効果トランジスタを
記憶集子として含んでいる。
型ンリコンノλ板１にソース拡散Ｊ＋”ｉ ２ 、！−
ドレインＪｙｉ（散層ｊ４が形成され、第１のゲート絶
縁膜５をもち、ソース拡散層２とドレイン拡散層のチャ
ネル１−にフローティングデー１電４；＋ｊ ８とぞの
１゜に第２のゲート絶縁膜６をはさんてコントロールゲ
ート電極９をもぢ、このフローティングゲ−１・電極８
とコントロールゲート電極θを覆うゲート周辺の酸化シ
リコン膜７を有する絶縁ゲート電界効果トランジスタを
記憶集子として含んでいる。
ソース拡散層は、図示しないｃ； Ｎ Ｉ） ｒａ極に
接続され、ドレイン拡散層は通常アルミニウム膜なとの
ドレイン電極に接続されている。
接続され、ドレイン拡散層は通常アルミニウム膜なとの
ドレイン電極に接続されている。
この不揮発性半導体メモリは、ドレイン電極にＬＯＶ程
度の電圧を印加してソース拡散層とトレイン拡散層間に
高電界を作り、コントロールゲート電極に１７Ｖ程度の
高電圧を印加することによってチャネルを移動する電子
がコントロールゲート電極とチャネル間の高電界により
第１ゲート絶縁膜（酸化ンリコン膜）を通り抜けてフロ
ーティングゲート電極に注入される。この現象が１１１
き込みモードであり、コントロールデーｌ−電極に５Ｖ
程度を印加し、ドレイン電極に２〜３Ｖの電圧を印加し
、チャネルに電流か流れるか、流れないかを判定するの
が読め出しモードとなる。このときフローティングゲー
ト電極に電子か住人された状態を１！）き込み状態とし
このトランジスタの閾値電圧が高くなり読み出しモード
でチャネル間に電流が流れない１大態となる。またフロ
ーティングゲート電極に電子がＬ１ミ入されていない状
態では通常のトランジスタと同等の闇値電圧（２Ｖ程度
）であり読み出しモードて千ｔ−トルに′−ＬＬ流か７
奇れることになる。このチャネルに電流か流れるが、流
れないかをＯと１に対応させることでメモリ情報が得ら
れる機能を有している。
度の電圧を印加してソース拡散層とトレイン拡散層間に
高電界を作り、コントロールゲート電極に１７Ｖ程度の
高電圧を印加することによってチャネルを移動する電子
がコントロールゲート電極とチャネル間の高電界により
第１ゲート絶縁膜（酸化ンリコン膜）を通り抜けてフロ
ーティングゲート電極に注入される。この現象が１１１
き込みモードであり、コントロールデーｌ−電極に５Ｖ
程度を印加し、ドレイン電極に２〜３Ｖの電圧を印加し
、チャネルに電流か流れるか、流れないかを判定するの
が読め出しモードとなる。このときフローティングゲー
ト電極に電子か住人された状態を１！）き込み状態とし
このトランジスタの閾値電圧が高くなり読み出しモード
でチャネル間に電流が流れない１大態となる。またフロ
ーティングゲート電極に電子がＬ１ミ入されていない状
態では通常のトランジスタと同等の闇値電圧（２Ｖ程度
）であり読み出しモードて千ｔ−トルに′−ＬＬ流か７
奇れることになる。このチャネルに電流か流れるが、流
れないかをＯと１に対応させることでメモリ情報が得ら
れる機能を有している。
なお、書き込み用の電源端子と読み出し用の電源端子は
別になっていて、書き込み用の電源端子には１２〜２１
． Ｖが印加されるが、それ以外のときには読み出し用
の電源端子と同じ５Ｖか印加される。
別になっていて、書き込み用の電源端子には１２〜２１
． Ｖが印加されるが、それ以外のときには読み出し用
の電源端子と同じ５Ｖか印加される。
〔発明が解決しようとする課題〕
この従来の不揮発性半導体メモリでは、？！１き込まれ
ていない状態のときに通常のトランジスタと同等の閾値
電圧以−１ユの、チャネルを電子が移動しやすい状態に
するゲート電圧（通常５■稈度）を印加する必要かある
ため、’ｌ’ｌＪ： ７４Ｈｊ ′１’ｌ： Ｉ’ｌと
しても５Ｖ犯１度の市川−を供給する必゛我があり、イ
」η市ｊ１化か困難であるという問題点かあった。
ていない状態のときに通常のトランジスタと同等の閾値
電圧以−１ユの、チャネルを電子が移動しやすい状態に
するゲート電圧（通常５■稈度）を印加する必要かある
ため、’ｌ’ｌＪ： ７４Ｈｊ ′１’ｌ： Ｉ’ｌと
しても５Ｖ犯１度の市川−を供給する必゛我があり、イ
」η市ｊ１化か困難であるという問題点かあった。
本発明は、２層構造の絶縁ゲート電界効果！・ランジス
タを有する不揮発性半導体メモリにおいて、ソース拡散
層とドレイン拡散層で挟まれた牢導体基板表面部に前記
ドレイン拡散層からガ（れて前記ドレイン拡散層と同一
導電型で浅い低２ｆ、１５度拡散層が設けられていると
いうものである。
タを有する不揮発性半導体メモリにおいて、ソース拡散
層とドレイン拡散層で挟まれた牢導体基板表面部に前記
ドレイン拡散層からガ（れて前記ドレイン拡散層と同一
導電型で浅い低２ｆ、１５度拡散層が設けられていると
いうものである。
低濃度拡散層により２層構造の絶縁ゲート電界効果トラ
ンノスタの実効千ヤ不ル長か′）１１、ノ（なり定の電
圧で比較すると電流か流れ易くなる。
ンノスタの実効千ヤ不ル長か′）１１、ノ（なり定の電
圧で比較すると電流か流れ易くなる。
次に本発明について図面を参照して説明する。
第１図は本発明の−・実施例の主要部を示す断面図であ
る。Ｐ型シリコン基板１にＮ＋型のソース拡１役層２と
Ｎ“１１；ＩＩのドレイン拡散層４を形成し、イオンｔ
ト入技術を用いてソース拡散層２とドレイン拡散層４の
間のチャネル間に数ｎ Ｉｎ〜５０ ｎ ｍ程度の薄い
Ｎ−型の低濃度拡散層３をリンをイオン注入することで
形成する。次に酸化／リコン膜からなる第１ゲート絶縁
膜５を形成しその上にフローティングゲート電極８を形
成し、さらに酸化シリコン膜からなる第２ゲート絶縁膜
６とコントロールゲート電極９を形成し、これらのゲー
ト電極を覆うゲート周辺の酸化ンリコン膜９を形成する
。
る。Ｐ型シリコン基板１にＮ＋型のソース拡１役層２と
Ｎ“１１；ＩＩのドレイン拡散層４を形成し、イオンｔ
ト入技術を用いてソース拡散層２とドレイン拡散層４の
間のチャネル間に数ｎ Ｉｎ〜５０ ｎ ｍ程度の薄い
Ｎ−型の低濃度拡散層３をリンをイオン注入することで
形成する。次に酸化／リコン膜からなる第１ゲート絶縁
膜５を形成しその上にフローティングゲート電極８を形
成し、さらに酸化シリコン膜からなる第２ゲート絶縁膜
６とコントロールゲート電極９を形成し、これらのゲー
ト電極を覆うゲート周辺の酸化ンリコン膜９を形成する
。
次にドレイン拡散層４＋の酸化ンυコン膜をエツチング
し、ドレイン電極１０をＡｅ蒸ｉ“ｆ等により形成する
。
し、ドレイン電極１０をＡｅ蒸ｉ“ｆ等により形成する
。
低濃度拡散層３の濃度と厚さは、第１ゲート絶縁膜５と
の界面とその近傍が確実にＮ型になる程度にすればよい
。又、ソース拡散層と接触してもよい。
の界面とその近傍が確実にＮ型になる程度にすればよい
。又、ソース拡散層と接触してもよい。
以−１−説明したように本発明は、ソース拡散層とドレ
イン拡散層間の浅い低濃度拡散層を形成したので、半導
体基板表面近くにキャリアが引き寄せられ、実効チャネ
ル長か短くなりｇ Ｉｎか大きくなるので通常のトラン
ジスタよりコンＩ・ロールゲ−１・に印加する電圧を低
く出来る。これによって電源電圧を例えば３Ｖ程度に低
くすることが１１１来る効果がある。
イン拡散層間の浅い低濃度拡散層を形成したので、半導
体基板表面近くにキャリアが引き寄せられ、実効チャネ
ル長か短くなりｇ Ｉｎか大きくなるので通常のトラン
ジスタよりコンＩ・ロールゲ−１・に印加する電圧を低
く出来る。これによって電源電圧を例えば３Ｖ程度に低
くすることが１１１来る効果がある。
第１図は本発明の一実施例の主要部を示す断面図、第２
図は従来例の主“反部を示す断面図である。
図は従来例の主“反部を示す断面図である。
Claims (1)
- ２層構造の絶縁ゲート電界効果トランジスタを有する
不揮発性半導体メモリにおいて、ソース拡散層とドレイ
ン拡散層で挟まれた半導体基板表面部に前記ドレイン拡
散層から離れて前記ドレイン拡散層と同一導電型で浅い
低濃度拡散層が設けられていることを特徴とする不揮発
性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307672A JPH04179273A (ja) | 1990-11-14 | 1990-11-14 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307672A JPH04179273A (ja) | 1990-11-14 | 1990-11-14 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179273A true JPH04179273A (ja) | 1992-06-25 |
Family
ID=17971853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307672A Pending JPH04179273A (ja) | 1990-11-14 | 1990-11-14 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179273A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646428A (en) * | 1994-07-05 | 1997-07-08 | Sanyo Electric Co., Ltd. | Output circuit provided with source follower circuit having depletion type MOS transistor |
| US5677876A (en) * | 1995-01-30 | 1997-10-14 | Sony Corporation | Flash EEPROM with impurity diffused layer in channel area and process of production of same |
| KR100233294B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 반도체 메모리소자 및 그 제조방법 |
-
1990
- 1990-11-14 JP JP2307672A patent/JPH04179273A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5646428A (en) * | 1994-07-05 | 1997-07-08 | Sanyo Electric Co., Ltd. | Output circuit provided with source follower circuit having depletion type MOS transistor |
| US5912483A (en) * | 1994-07-05 | 1999-06-15 | Sanyo Electric Company, Ltd. | Output circuit provided with source follower circuit having depletion type MOS transistor |
| US5677876A (en) * | 1995-01-30 | 1997-10-14 | Sony Corporation | Flash EEPROM with impurity diffused layer in channel area and process of production of same |
| KR100233294B1 (ko) * | 1996-06-29 | 1999-12-01 | 김영환 | 반도체 메모리소자 및 그 제조방법 |
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