JPH06105786B2 - 不揮発性メモリ− - Google Patents
不揮発性メモリ−Info
- Publication number
- JPH06105786B2 JPH06105786B2 JP60182510A JP18251085A JPH06105786B2 JP H06105786 B2 JPH06105786 B2 JP H06105786B2 JP 60182510 A JP60182510 A JP 60182510A JP 18251085 A JP18251085 A JP 18251085A JP H06105786 B2 JPH06105786 B2 JP H06105786B2
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- JP
- Japan
- Prior art keywords
- floating gate
- layer wiring
- semiconductor substrate
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 239000004065 semiconductor Substances 0.000 claims description 9
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の技術分野〕 本発明は、不揮発性メモリーの構造に関する。
〔発明の概要〕 本発明は、不揮発性メモリーにおいて、フローティング
ゲートが、第１層目配線の側壁に、絶縁膜を介して付着
した多結晶シリコン膜により形成されているため、メモ
リ素子面積を縮小できる事である。
ゲートが、第１層目配線の側壁に、絶縁膜を介して付着
した多結晶シリコン膜により形成されているため、メモ
リ素子面積を縮小できる事である。
従来の電気的消去可能な不揮発性メモリーは、第２図に
示す様に、トランスファーゲートと、ローティングゲー
トを、拡散層を介し、別々に形成するものであった。
示す様に、トランスファーゲートと、ローティングゲー
トを、拡散層を介し、別々に形成するものであった。
しかし、前述の従来の技術では、メモリ素子面積が縮小
化できないという問題点を有する。そこで、本発明はこ
のような問題点を解決するもので、その目的とするとこ
ろは、メモリーセルの縮小化が可能な構造を提供すると
ころにある。
化できないという問題点を有する。そこで、本発明はこ
のような問題点を解決するもので、その目的とするとこ
ろは、メモリーセルの縮小化が可能な構造を提供すると
ころにある。
〔問題点を解決するための手段〕 本発明の不揮発性メモリーは、フローティングゲート
が、第１層目配線の側壁に、第１の絶縁膜を介して付着
した多結晶シリコン膜により形成され、該第１層目配
線、半導体基板、及びフローティングゲートと、第２の
絶縁膜を介し、フローティングゲートを、覆う様に第２
層目配線が形成され、かつ、フローティングゲート下
に、半導体基板と逆のタイプの濃度の低濃度拡散層があ
る事を特徴とする。
が、第１層目配線の側壁に、第１の絶縁膜を介して付着
した多結晶シリコン膜により形成され、該第１層目配
線、半導体基板、及びフローティングゲートと、第２の
絶縁膜を介し、フローティングゲートを、覆う様に第２
層目配線が形成され、かつ、フローティングゲート下
に、半導体基板と逆のタイプの濃度の低濃度拡散層があ
る事を特徴とする。
本発明の上記の構成によれば、従来、拡散層を介し、別
々に形成されていたトランスファーゲートとフローティ
ングゲートを、トランスファーゲートの側壁に、多結晶
シリコン膜を、RIEによりエッチングする事によって、
形成する事により、セル面積を縮小できる。本発明の不
揮発性メモリーの動作において、書き込み時は、トラン
スファーゲートをON状態にし、ホットエレクトロンを、
フローティングゲートに注入し、消去時は、コントロー
ルゲートにプラス電圧、高濃度拡散層にマイナス電圧を
印加し、フローティングゲートからエレクトロンをコン
トロールゲートに逃がす。メモリー内容の検出は、エレ
クトロンが、フローティングゲートに注入されると、低
濃度拡散層の抵抗値は、フローティングゲート下に空乏
層がひろがるため、高くなり、メモリセルを流れる電流
値が変化する事を利用する。
々に形成されていたトランスファーゲートとフローティ
ングゲートを、トランスファーゲートの側壁に、多結晶
シリコン膜を、RIEによりエッチングする事によって、
形成する事により、セル面積を縮小できる。本発明の不
揮発性メモリーの動作において、書き込み時は、トラン
スファーゲートをON状態にし、ホットエレクトロンを、
フローティングゲートに注入し、消去時は、コントロー
ルゲートにプラス電圧、高濃度拡散層にマイナス電圧を
印加し、フローティングゲートからエレクトロンをコン
トロールゲートに逃がす。メモリー内容の検出は、エレ
クトロンが、フローティングゲートに注入されると、低
濃度拡散層の抵抗値は、フローティングゲート下に空乏
層がひろがるため、高くなり、メモリセルを流れる電流
値が変化する事を利用する。
第１図は、本発明の実施例における不揮発性メモリーの
断面図であって、例えば、Ｐ型の半導体基板（101）上
に、第１層目配線（102）として形成されたトランスフ
ァーゲートがあり、その片側の側壁に、フローティング
ゲート（104）があり、フローティングゲートを覆う様
に、第２層目配線（105）として形成されたコントロー
ルゲートがあり、フローティングゲート下に、Ｎ型の低
濃度拡散層（103）があり、トランスファーゲートとコ
ントロールゲートの外側にＮ型の高濃度拡散層（106）
がある。
断面図であって、例えば、Ｐ型の半導体基板（101）上
に、第１層目配線（102）として形成されたトランスフ
ァーゲートがあり、その片側の側壁に、フローティング
ゲート（104）があり、フローティングゲートを覆う様
に、第２層目配線（105）として形成されたコントロー
ルゲートがあり、フローティングゲート下に、Ｎ型の低
濃度拡散層（103）があり、トランスファーゲートとコ
ントロールゲートの外側にＮ型の高濃度拡散層（106）
がある。
本発明の製造方法を第３図に示す。Ｐ型半導体基板を例
にとって説明する。まず（Ａ）図の様に、Ｐ型半導体基
板（301）上に、ゲート酸化膜を形成した後、第１層目
配線（302）として、N+にドープされた多結晶シリコン
膜を蒸着した後、所望のパターンにエッチングする。次
に、（Ｂ）図の様に、第１層目配線を酸化した後Ｎ型低
濃度拡散層（305）をイオン打込みで形成し、フローテ
ィングゲートをつくるための多結晶シリコン（304）を
蒸着し、高濃度にドープする。次に、（Ｃ）図の様に、
RIEで、多結晶シリコン（304）をエッチングし、サイド
ウォールを形成した後、レジスト（306）をつかい、片
側のサイドウォールをエッチングする。次に、（ｄ）図
の様に、酸化し、第２層目配線（301）として、N+にド
ープされた多結晶シリコン膜を蒸着し、所望のパターン
に加工する。なお、この酸化により、多結晶シリコン
に、高濃度にドープしたため、アスピリティが発生し、
メモリーの情報の消去が可能となる。その後、Ｎ型高濃
度拡散層（308）をイオン打込みにより、形成する。
にとって説明する。まず（Ａ）図の様に、Ｐ型半導体基
板（301）上に、ゲート酸化膜を形成した後、第１層目
配線（302）として、N+にドープされた多結晶シリコン
膜を蒸着した後、所望のパターンにエッチングする。次
に、（Ｂ）図の様に、第１層目配線を酸化した後Ｎ型低
濃度拡散層（305）をイオン打込みで形成し、フローテ
ィングゲートをつくるための多結晶シリコン（304）を
蒸着し、高濃度にドープする。次に、（Ｃ）図の様に、
RIEで、多結晶シリコン（304）をエッチングし、サイド
ウォールを形成した後、レジスト（306）をつかい、片
側のサイドウォールをエッチングする。次に、（ｄ）図
の様に、酸化し、第２層目配線（301）として、N+にド
ープされた多結晶シリコン膜を蒸着し、所望のパターン
に加工する。なお、この酸化により、多結晶シリコン
に、高濃度にドープしたため、アスピリティが発生し、
メモリーの情報の消去が可能となる。その後、Ｎ型高濃
度拡散層（308）をイオン打込みにより、形成する。
以上述べた発明によれば、フローティングゲートとし
て、第１層目配線で形成されるトランスファーゲートの
側壁に付着する多結晶シリコンを用いることにより、メ
モリーセル面積を、容易に縮小化できるという効果を有
する。
て、第１層目配線で形成されるトランスファーゲートの
側壁に付着する多結晶シリコンを用いることにより、メ
モリーセル面積を、容易に縮小化できるという効果を有
する。
第１図は、本発明の不揮発性メモリーの一実施例を示す
断面図。 第２図は、従来の不揮発性メモリーの断面図。 第３図（ａ）〜（ｅ）は、本発明の製造工程図。 101……半導体基板 102……第１層目配線 103……低濃度拡散層 104……フローティングゲート 105……第２層目配線 106……高濃度拡散層
断面図。 第２図は、従来の不揮発性メモリーの断面図。 第３図（ａ）〜（ｅ）は、本発明の製造工程図。 101……半導体基板 102……第１層目配線 103……低濃度拡散層 104……フローティングゲート 105……第２層目配線 106……高濃度拡散層
Claims (1)
- 【請求項１】フローティングゲートを有する不揮発性メ
モリーにおいて、半導体基板と第１絶縁膜を介して形成
された第１層目配線と、該第１層目配線の側壁に第２の
絶縁膜を介して形成されたフローティングゲートと、該
第１層目配線、該フローティングゲート、及び半導体基
板と逆のタイプの低濃度拡散層が表面に設けられた半導
体基板と第３の絶縁膜を介して形成された第２層目配線
とを有しており、かつ、該低濃度拡散層がフローティン
グゲート下まで延びていることを特徴とする不揮発性メ
モリー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182510A JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182510A JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243179A JPS6243179A (ja) | 1987-02-25 |
| JPH06105786B2 true JPH06105786B2 (ja) | 1994-12-21 |
Family
ID=16119559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182510A Expired - Lifetime JPH06105786B2 (ja) | 1985-08-20 | 1985-08-20 | 不揮発性メモリ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105786B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266681A (ja) * | 1985-09-19 | 1987-03-26 | Fujitsu Ltd | 半導体メモリセルおよびその製造方法 |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| DE69219669T2 (de) * | 1991-06-07 | 1997-11-13 | Sharp Kk | Nichtflüchtiger Speicher |
| US5910912A (en) * | 1992-10-30 | 1999-06-08 | International Business Machines Corporation | Flash EEPROM with dual-sidewall gate |
| US5903494A (en) * | 1994-03-30 | 1999-05-11 | Sgs-Thomson Microelectronics S.A. | Electrically programmable memory cell |
| FR2718289B1 (fr) * | 1994-03-30 | 1996-08-02 | Sgs Thomson Microelectronics | Cellule mémoire électriquement programmable. |
| US5422504A (en) * | 1994-05-02 | 1995-06-06 | Motorola Inc. | EEPROM memory device having a sidewall spacer floating gate electrode and process |
| GB2292008A (en) * | 1994-07-28 | 1996-02-07 | Hyundai Electronics Ind | A split gate type flash eeprom cell |
| US6121087A (en) * | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
-
1985
- 1985-08-20 JP JP60182510A patent/JPH06105786B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243179A (ja) | 1987-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |