JP2536866B2 - 不揮発性記憶素子の製造方法 - Google Patents
不揮発性記憶素子の製造方法Info
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- JP2536866B2 JP2536866B2 JP62093220A JP9322087A JP2536866B2 JP 2536866 B2 JP2536866 B2 JP 2536866B2 JP 62093220 A JP62093220 A JP 62093220A JP 9322087 A JP9322087 A JP 9322087A JP 2536866 B2 JP2536866 B2 JP 2536866B2
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- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性記憶素子の製造方法に関し、メモリ
特性の向上、安定化、高信頼性に関する。
特性の向上、安定化、高信頼性に関する。
不揮発性記憶素子の製造工程において、メモリの素子
領域形成のために次に記す素子分離工程を行う。第一導
電型を有する半導体基板に選択酸化法を用いて素子領域
と、この素子領域の周期のフィールド領域に厚い二酸化
シリコン膜を形成する。この素子領域形成時に、フィー
ルド領域の厚い二酸化シリコン膜と素子領域の間に、バ
ーズビークと呼ばれる、傾斜な形状をもった二酸化シリ
コン膜が形成される。その後、素子領域表面にメモリ酸
化膜となる薄い二酸化シリコン膜を形成し、このメモリ
酸化膜上に、シリコンナイトライド、および一部がメモ
リゲート電極となる多結晶シリコン膜を形成し、メモリ
ゲート電極をマスクとして第２導電型のソース領域およ
びドレイン領域を形成し、不揮発性記憶素子を形成す
る。
領域形成のために次に記す素子分離工程を行う。第一導
電型を有する半導体基板に選択酸化法を用いて素子領域
と、この素子領域の周期のフィールド領域に厚い二酸化
シリコン膜を形成する。この素子領域形成時に、フィー
ルド領域の厚い二酸化シリコン膜と素子領域の間に、バ
ーズビークと呼ばれる、傾斜な形状をもった二酸化シリ
コン膜が形成される。その後、素子領域表面にメモリ酸
化膜となる薄い二酸化シリコン膜を形成し、このメモリ
酸化膜上に、シリコンナイトライド、および一部がメモ
リゲート電極となる多結晶シリコン膜を形成し、メモリ
ゲート電極をマスクとして第２導電型のソース領域およ
びドレイン領域を形成し、不揮発性記憶素子を形成す
る。
この従来の製造方法により得られる構造において、メ
モリゲート電極に十分高い正電圧を印加すると、シリコ
ン結晶の伝導帯の電子がトンネル現象によって、メモリ
酸化膜の薄い二酸化シリコン膜中を通って、二酸化シリ
コン膜とシリコンナイトライド界面の準位に捕獲され
る。その結果、シリコンナイトライド膜中には、負の電
荷が蓄積され、しきい値電圧が変化する。これによりメ
モリ特性を得ている。
モリゲート電極に十分高い正電圧を印加すると、シリコ
ン結晶の伝導帯の電子がトンネル現象によって、メモリ
酸化膜の薄い二酸化シリコン膜中を通って、二酸化シリ
コン膜とシリコンナイトライド界面の準位に捕獲され
る。その結果、シリコンナイトライド膜中には、負の電
荷が蓄積され、しきい値電圧が変化する。これによりメ
モリ特性を得ている。
前述した従来法により製造した不揮発性記憶素子のメ
モリトランジスタでは、次に記す問題点を持っている。
選択酸化時に生ずるバーグビーク部に寄生テーパーゲー
トMOSトランジスタが形成される。
モリトランジスタでは、次に記す問題点を持っている。
選択酸化時に生ずるバーグビーク部に寄生テーパーゲー
トMOSトランジスタが形成される。
前記したように、従来法により製造したメモリトラン
ジスタのメモリゲート電極に十分高い正電圧を印加し、
シリコンナイトライド膜中に負の電荷を蓄積させる。こ
の場合、メモリトランジスタのしきい値は高くなり、エ
ンハンス動作となる。この状態で、メモリゲート電極に
電圧を徐々に印加すると、メモリの素子領域では、しき
い値電圧が高くなっているので電流は流れないが、寄生
テーパーゲートMOSトランジスタは、低いゲート印加電
圧で電流が流れリーク電流となる。第２図（ａ）はその
一例を示したものである。メモリトランジスタのゲート
電圧（VG）とドレイン電流（ID）の関係において、低い
ゲート電圧でドレイン電流が流れている。このため、メ
モリ特性において、書込消去幅が狭くなる問題点が発生
する。
ジスタのメモリゲート電極に十分高い正電圧を印加し、
シリコンナイトライド膜中に負の電荷を蓄積させる。こ
の場合、メモリトランジスタのしきい値は高くなり、エ
ンハンス動作となる。この状態で、メモリゲート電極に
電圧を徐々に印加すると、メモリの素子領域では、しき
い値電圧が高くなっているので電流は流れないが、寄生
テーパーゲートMOSトランジスタは、低いゲート印加電
圧で電流が流れリーク電流となる。第２図（ａ）はその
一例を示したものである。メモリトランジスタのゲート
電圧（VG）とドレイン電流（ID）の関係において、低い
ゲート電圧でドレイン電流が流れている。このため、メ
モリ特性において、書込消去幅が狭くなる問題点が発生
する。
本発明の目的は、寄生テーパーゲートMOSトランジス
タによるリーク電流を低減し、安定した特性を有する不
揮発性記憶素子の製造方法を提供することである。
タによるリーク電流を低減し、安定した特性を有する不
揮発性記憶素子の製造方法を提供することである。
上記目的のため、本発明においては、選択酸化により
素子領域を形成した後、素子領域表面のシリコンをエッ
チングすることにより、バーズビーク部直下の素子領域
もエッチングし、寄生テーパーゲートMOSトランジスタ
の形成を防ぐようにする。
素子領域を形成した後、素子領域表面のシリコンをエッ
チングすることにより、バーズビーク部直下の素子領域
もエッチングし、寄生テーパーゲートMOSトランジスタ
の形成を防ぐようにする。
以下図面を用いて本発明の実施例を説明する。
第１図（ａ）〜（ｄ）は、本発明の実施例の各工程に
おけるメモリトランジスタのメモリゲート電極の長手方
向での断面図を示したものである。
おけるメモリトランジスタのメモリゲート電極の長手方
向での断面図を示したものである。
まず、第１図（ａ）に示すように第一導電型の半導体
基板１の特定領域を素子領域２とし、この素子領域の周
囲に選択酸化法を用いて厚い二酸化シリコン膜からなる
フィールド領域３と、フィールド領域の二酸化シリコン
膜の下に不純物層４を形成する。
基板１の特定領域を素子領域２とし、この素子領域の周
囲に選択酸化法を用いて厚い二酸化シリコン膜からなる
フィールド領域３と、フィールド領域の二酸化シリコン
膜の下に不純物層４を形成する。
次に、第１図（ｂ）に示すように、素子領域２のシリ
コンを例えば、NF3、SF6、Heの混合ガスでドライエッチ
ングすることにより、50nm程度エッチングした素子領域
２を形成する。次に、第１図（ｃ）に示すように、酸化
性雰囲気中で、素子領域２の表面に厚さ3nm程度の二酸
化シリコン膜からなるメモリ酸化膜６を形成する。その
後、CVD法にて全面にシリコンナイトライド膜７を15nm
程度の厚さで堆積する。その上部全面に、CVD法にて、
メモリゲート電極として多結晶シリコン膜８を500nm程
度の厚さで堆積する。
コンを例えば、NF3、SF6、Heの混合ガスでドライエッチ
ングすることにより、50nm程度エッチングした素子領域
２を形成する。次に、第１図（ｃ）に示すように、酸化
性雰囲気中で、素子領域２の表面に厚さ3nm程度の二酸
化シリコン膜からなるメモリ酸化膜６を形成する。その
後、CVD法にて全面にシリコンナイトライド膜７を15nm
程度の厚さで堆積する。その上部全面に、CVD法にて、
メモリゲート電極として多結晶シリコン膜８を500nm程
度の厚さで堆積する。
次に、第１図（ｄ）に示すように、フォトエッチング
技術を用いて、メモリゲート電極９を形成する。さらに
酸化性雰囲気中でメモリゲート電極９表面に厚さ40nm程
度の二酸化シリコン膜10を形成する。次にメモリゲート
電極９をマスクとして４×1015cm-2程度のイオン注入量
でイオン注入することにより、第二導電型のソース領域
及びドレイン領域を形成する。この後は、一般的な方法
により、二酸化シリコン膜を主体とする多層配線用絶縁
膜を形成し、フォトエッチング技術を用いてコンタクト
窓を形成し、配線金属としてアルミニウムを形成するこ
とにより、不揮発性記憶素子が得られる。
技術を用いて、メモリゲート電極９を形成する。さらに
酸化性雰囲気中でメモリゲート電極９表面に厚さ40nm程
度の二酸化シリコン膜10を形成する。次にメモリゲート
電極９をマスクとして４×1015cm-2程度のイオン注入量
でイオン注入することにより、第二導電型のソース領域
及びドレイン領域を形成する。この後は、一般的な方法
により、二酸化シリコン膜を主体とする多層配線用絶縁
膜を形成し、フォトエッチング技術を用いてコンタクト
窓を形成し、配線金属としてアルミニウムを形成するこ
とにより、不揮発性記憶素子が得られる。
本構造では、寄生テーパーゲートMOSトランジスタが
形成されるがバーズビーク部直下の素子領域に形成され
ず、第２図（ｂ）に示すように不揮発性記憶素子のゲー
ト電圧とドレイン電流の関係において第２図（ａ）に示
す従来のリーク電流が押えられる。
形成されるがバーズビーク部直下の素子領域に形成され
ず、第２図（ｂ）に示すように不揮発性記憶素子のゲー
ト電圧とドレイン電流の関係において第２図（ａ）に示
す従来のリーク電流が押えられる。
以上の説明で明らかなように、本発明によれば寄生テ
ーパーゲートMOSトランジスタによるリーク電流は低減
される。
ーパーゲートMOSトランジスタによるリーク電流は低減
される。
第２図はその一例を示したものである。第２図（ｂ）
に示すように、不揮発性記憶素子のゲート印加電圧とド
レイン電流の関係において、第２図（ａ）に示してある
従来のリーク電流は、生じていない。
に示すように、不揮発性記憶素子のゲート印加電圧とド
レイン電流の関係において、第２図（ａ）に示してある
従来のリーク電流は、生じていない。
このように、リーク電流を押えることにより、メモリ
特性において、ゲート電極に正電位を印加した場合、よ
りエンハンス動作となり書込幅が増加する。このため、
ゲート電極に正電位を印加する時間が従来と比べ短縮さ
れ、書込消去時間が短縮される。このように本製造方法
により、メモリ特性の向上が可能となった。
特性において、ゲート電極に正電位を印加した場合、よ
りエンハンス動作となり書込幅が増加する。このため、
ゲート電極に正電位を印加する時間が従来と比べ短縮さ
れ、書込消去時間が短縮される。このように本製造方法
により、メモリ特性の向上が可能となった。
この結果、信頼性の高い不揮発性記憶素子が形成さ
れ、安定した特性を有する不揮発性記憶素子が得られ
る。
れ、安定した特性を有する不揮発性記憶素子が得られ
る。
第１図（ａ）〜（ｄ）は本発明の実施例の各工程におけ
るメモリトランジスタの断面図、第２図（ａ）は従来方
法により作成したメモリトランジスタのゲート電圧−ド
レイン電流特性を示す特性図、第２図（ｂ）は本発明に
より作成したメモリトランジスタのゲート電圧−ドレイ
ン電流特性を示す特性図である。 ２……素子領域、 ６……メモリ酸化膜、 ７……シリコンナイトライド膜、 ９……メモリゲート電極。
るメモリトランジスタの断面図、第２図（ａ）は従来方
法により作成したメモリトランジスタのゲート電圧−ド
レイン電流特性を示す特性図、第２図（ｂ）は本発明に
より作成したメモリトランジスタのゲート電圧−ドレイ
ン電流特性を示す特性図である。 ２……素子領域、 ６……メモリ酸化膜、 ７……シリコンナイトライド膜、 ９……メモリゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】第一導電型の半導体基板の特定領域を素子
領域とし前記素子領域の周囲のフィールド領域に二酸化
シリコン膜を形成する工程と、前記素子領域表面のシリ
コンをエッチングし除去する工程と、前記素子領域に一
部がメモリ酸化膜となる二酸化シリコン膜を形成する工
程と、前記メモリ酸化膜上にシリコンナイトライド膜と
メモリゲート電極を形成する工程と、前記メモリゲート
電極をマスクとして第二導電型のソース領域およびドレ
イン領域を形成する工程と、二酸化シリコン膜を主体と
する多層配線用絶縁膜を形成する工程と、フォトエッチ
ング技術を用いてコンタクト窓を形成する工程と、配線
金属を形成する工程とを有することを特徴とする不揮発
性記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093220A JP2536866B2 (ja) | 1987-04-17 | 1987-04-17 | 不揮発性記憶素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093220A JP2536866B2 (ja) | 1987-04-17 | 1987-04-17 | 不揮発性記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260177A JPS63260177A (ja) | 1988-10-27 |
| JP2536866B2 true JP2536866B2 (ja) | 1996-09-25 |
Family
ID=14076475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62093220A Expired - Lifetime JP2536866B2 (ja) | 1987-04-17 | 1987-04-17 | 不揮発性記憶素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536866B2 (ja) |
-
1987
- 1987-04-17 JP JP62093220A patent/JP2536866B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63260177A (ja) | 1988-10-27 |
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Legal Events
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