JP2994938B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、更に詳しく言えば、スプリットゲー
ト型のフラッシュメモリの情報書き込み時の誤動作を抑
止する方法に関する。

【０００２】

【従来の技術】従来例に係る不揮発性半導体記憶装置
は、図１６に示すように、半導体基板（１）の上にゲ−
ト絶縁膜としての第一の絶縁膜（２）を介してフロ−テ
ィングゲ−ト（３）が形成され、その上面から側面にか
けていわゆるトンネル絶縁膜としての第二の絶縁膜
（４）およびコントロ−ルゲ−ト（５）が形成され、さ
らに、フロ−ティングゲ−ト（３）とコントロ−ルゲ−
ト（５）の両側にある半導体基板（１）にソ−ス・ドレ
イン用の不純物拡散領域（６，７）が形成されてなるこ
とを特徴とするスプリット型と称するフラッシュメモリ
である。

【０００３】そのフロ−ティングゲ−ト（３）のゲ−ト
長方向の断面図は図１６に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。この素子において、メモリを
書き込む時は不純物拡散領域（６，７）間のチャンネル
領域にチャンネル電流を流し、キャリアをフロ−ティン
グゲ−ト（３）に注入し、メモリを消去する時には、所
定の電圧をコントロールゲート（５）に印加し、トンネ
ル効果によってフロ−ティングゲ−ト（３）に蓄積され
たキャリアをその尖鋭部分からコントロ−ルゲ−ト
（５）に移動させるようにしている。

【０００４】上記の不揮発性半導体記憶装置の製造方法
について図１０〜図１６を参照しながら説明する。ま
ず、図１０に示すように、半導体基板（１）の上に、第
一の絶縁膜（２）、多結晶半導体膜（９）およびシリコ
ン窒化膜からなる酸化防御膜（１０）を形成した後に、
その酸化防御膜（１０）の上にフォトレジスト（１１）
を塗布する。そして、フォトレジスト（１１）を露光、
現像してゲ−ト領域に窓（１２）を形成した後に、その
窓（１２）から露出した酸化防御膜（１０）をエッチン
グし、図１１に示すような開口部（１３）を形成する。

【０００５】次に、フォトレジスト（１１）を除去した
後に、図１２に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。続いて、図１３に
示すように酸化防御膜（１０）を除去した後に、選択酸
化膜（８）をマスクにして多結晶半導体膜（９）をドラ
イエッチングし、その多結晶半導体膜（９）をゲ−ト領
域に残存させる。その多結晶半導体膜（９）は、フロ−
ティングゲ−ト（３）となり、そのゲ−ト長方向の上縁
部は、断面が略楕円状の選択酸化膜（８）によって尖鋭
になっている。

【０００６】次に、上記ドライエッチングによる半導体
基板（１）のダメ−ジ層を除去するために、例えばＨＦ
系のエッチング液により、半導体基板（１）の表面を洗
浄する。このとき、図１４に示すように、フロ−ティン
グゲ−ト（３）の両端部下にある第一の絶縁膜（２）の
一部がエッチングされる。この後、熱酸化法または減圧
ＣＶＤ法によりトンネル絶縁膜として第二の絶縁膜
（４）を形成する。このとき、図１５に示すように、フ
ロ−ティングゲ−ト（３）の両端部下の間隙に第二の絶
縁膜（４）が成長する結果、フロ−ティングゲ−ト
（３）の両端下部がもり上がり、食い込み部分（４Ａ）
が生じる。

【０００７】次に、減圧ＣＶＤ法により多結晶半導体膜
を形成し、これをパタ−ニングして図１６に示すよう
に、選択酸化膜（８）の上からフロ−ティングゲ−ト
（３）の一側面と半導体基板（１）に上にかけて残存さ
せ、第二の絶縁膜（４）を介してコントロールゲート
（５）を形成し、さらに、半導体基板（１）の表面に不
純物を導入して不純物拡散領域（６，７）を形成する。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来の不揮発性半導体記憶装置の製造方法によると、下
地の第二の絶縁膜（４）の形状に依存するコントロール
ゲート（５）の角部の形状が尖鋭となり、かつコントロ
ールゲート（５）とフロ−ティングゲ−ト（３）との間
の間隔が狭くなる。

【０００９】すると、メモリの書き込みをする際に、メ
モリセルが非選択状態［例えば、コントロールゲート
（５）に０Ｖ、ドレインに１２Ｖを印加する。］である
にもかかわらず、このコントロールゲート（５）の尖鋭
な角部（５Ａ）から電子（ｅ^-）が放出され、フローテ
ィングゲート（３）へ誤って注入されるという現象が生
じる（以下で、この現象をリバーストンネリング現象と
称する）。

【００１０】以上により、書き込み禁止の非選択メモリ
セルにおいて、誤ってプログラムの書き込みがなされて
しまうという問題が生じていた。

【００１１】

【課題を解決するための手段】本発明は、上記従来の欠
点に鑑みて為されたものであり、図４に示すように半導
体基板（２１）上に第一の絶縁膜（２２）を介してフロ
ーティングゲート（２９）を形成し、図６に示すように
フロ−ティングゲ−ト（２９）を被覆するように第二の
絶縁膜（３０）を形成した後に、図７に示すように、半
導体基板（２１）上の全面にＳＯＧ膜（３１）を塗布
し、そのＳＯＧ膜（３１）をエッチバックして、図８に
示すように、フロ−ティングゲ−ト（２９）の側壁の第
二の絶縁膜（３０）の食い込み部分（３０Ａ）を埋める
ようにＳＯＧ膜の残渣（３１Ａ）を形成し、図９に示す
ようにフロ−ティングゲ−ト（２９）を被覆するように
コントロ−ルゲ−ト（３２）を形成し、フローティング
ゲート（２９）およびコントロールゲート（３２）をマ
スクとして不純物を注入してソース領域層（３３）とド
レイン領域層（３４）を形成することにより、リバース
トンネルリング現象を極力抑止し、非選択メモリセルに
おける誤ったプログラム書き込みを抑止することを可能
とした不揮発性半導体記憶装置の製造方法を提供するも
のである。

【００１２】

【作用】本発明に係る不揮発性半導体記憶装置の製造方
法によれば、フロ−ティングゲ−ト（２９）の側壁の第
二の絶縁膜（３０）の食い込み部分（３０Ａ）を埋める
ようにＳＯＧ膜の残渣（３１Ａ）を形成しているので、
コントロールゲート（３２）を形成する場合に、下地と
なる第二の絶縁膜（３０）の形状に依存するコントロー
ルゲート（３２）の角部（３２Ａ）が尖鋭にならず、か
つコントロールゲート（３２）とフローティングゲート
（２９）との間隔が従来に比して広くなる。このため、
コントロールゲート（３２）とフローティングゲート
（２９）との間の電位差が大きくなっても、その間で電
子の移動が起こりにくくなり、従来生じていた非選択メ
モリセルでのコントロールゲートの角部からフローティ
ングゲートへの電子注入を極力抑止することができるの
で、非選択メモリセルに誤ってプログラムが書き込まれ
ることを抑止することが可能となる。

【００１３】

【実施例】次に、本発明の実施例を図１乃至図９を参照
して説明する。まず、図１に示すように、ｐ型シリコン
よりなる半導体基板（２１）を温度１０００℃でドライ
酸化し、その主面上に約２００ÅのSiO₂よりなる第一の
絶縁膜（２２）を形成する。この後、減圧ＣＶＤ法によ
って、多結晶シリコンよりなる半導体膜（２３）を２０
００Åの厚さに成長し、続いてSi₃N₄よりなる酸化防御
膜（２４）を１０００Åの厚さに成長する。さらに、レ
ジスト（２５）を１μｍの厚さに塗布した後に、ステッ
パーを使用してレジスト（２５）を露光し、次いで、こ
れを現像してフローティングゲートとなる領域の上に窓
（２６）を形成する。

【００１４】次に、図２に示すように、窓（２６）から
露出した酸化防御膜（２４）をドライエッチングして開
口部（２７）を形成する。そのエッチング条件として、
例えば、反応ガスとしてCHF₃とO₂をそれぞれ７５SCCM，
２５SCCMずつエッチングチャンバー（不図示）に導入す
るとともに、その中の圧力を７０mToorとする。次に、
レジスト（２５）を除去した後に、開口部（２７）から
露出した半導体膜（２３）を選択酸化して図３に示すよ
うなSiO₂よりなる選択酸化膜（２８）を１５００Å〜２
０００Åの厚さに形成する。

【００１５】続いて、酸化防御膜（２４）をホットリン
酸により除去した後に、選択酸化膜（２８）をマスクに
して半導体膜（２３）を垂直方向に異方性エッチング
し、その半導体膜（２３）を図４に示すようにフローテ
ィングゲート領域に残存させる。そのエッチング条件と
しては、例えばCl₂、SF₆をそれぞれ２５０sccm、５sccm
ずつエッチングチャンバー（不図示）に導入し、その雰
囲気の圧力を１５０mTorr程度にし、電極間の放電電力
を２５０ｗとする。これにより、選択酸化膜（２８）の
下の半導体膜（２３）をフローティングゲート（２９）
としている。

【００１６】次に、上記ドライエッチングによる半導体
基板（２１）のダメ−ジ層を除去するために、例えばＨ
Ｆ系のエッチング液により、半導体基板（２１）の表面
を洗浄する。このとき、図５に示すように、フロ−ティ
ングゲ−ト（２９）の両端部下にある第一の絶縁膜（２
２）の一部がエッチングされる。この後、熱酸化法また
は減圧ＣＶＤ法によりトンネル絶縁膜として第二の絶縁
膜（３０）をフロ−ティングゲ−ト（２９）を被覆する
ように形成する。

【００１７】このとき、図６に示すように、フロ−ティ
ングゲ−ト（２９）の両端部下の間隙に第二の絶縁膜
（３０）が成長する結果、フロ−ティングゲ−ト（２
９）の両端下部がもり上がリ、食い込み部分（３０Ａ）
が生じる。次に図７に示すように、半導体基板（２１）
上の全面にＳＯＧ膜（３１）を塗布し、そのＳＯＧ膜
（３１）をエッチバックして、図８に示すように、フロ
−ティングゲ−ト（２９）の側壁の第二の絶縁膜（３
０）の食い込み部分（３０Ａ）を埋めるようにＳＯＧ膜
の残渣（３１Ａ）を形成する。本工程は、本発明の最も
特徴とする工程であり、回転塗布により約１０００Å
（平坦部上での換算膜厚）のＳＯＧ膜（３１）（スピン
・オン・グラス膜）を塗布し、下地のゲート酸化膜に対
する選択比を高めるために、約３００℃でベークした後
に例えば１００：１のＨＦ水溶液を使用してエッチバッ
クすることにより、約２００ÅのＳＯＧ膜の残渣（３１
Ａ）を形成する。

【００１８】そして、減圧ＣＶＤ法により多結晶半導体
膜を成長させ、POCl₃液体ソースにより該多結晶半導体
膜をＮ型化した後に、これらをパタ−ニングして図９に
示すように、選択酸化膜（２８）の上からフロ−ティン
グゲ−ト（２９）の一側部と半導体基板（２１）に上に
かけて残存させる。ここで、パターニングされた多結晶
半導体膜を介してコントロールゲート（３２）とする。
続いて、フローティングゲート（２９）およびコントロ
ールゲート（３２）をマスクとして、その両側の半導体
基板（２１）にヒ素、リン等のＮ型不純物をイオン注入
して、ソース領域層（３３）とドレイン領域層（３４）
を形成して、図９に示すようなスプリット型フラッシュ
メモリが形成される。

【００１９】以上説明したように、本発明の実施例に係
る不揮発性半導体記憶装置の製造方法によれば、フロ−
ティングゲ−ト（２９）を被覆するように第二の絶縁膜
（３０）を形成した後に、図７に示すように、半導体基
板（２１）上の全面にＳＯＧ膜（３１）を塗布し、その
ＳＯＧ膜（３１）をエッチバックして、図８に示すよう
に、フロ−ティングゲ−ト（２９）の側壁の第二の絶縁
膜（３０）の食い込み部分（３０Ａ）を埋めるようにＳ
ＯＧ膜の残渣（３１Ａ）を形成しているので、コントロ
ールゲート（３２）を形成する場合に、下地となる第二
の絶縁膜（３０）の形状に依存するコントロールゲート
（３２）の角部（３２Ａ）が尖鋭にならず、かつコント
ロールゲート（３２）とフローティングゲート（２９）
との間隔が従来に比して広くなる。

【００２０】これにより、コントロールゲート（３２）
とフローティングゲート（２９）との間の電位差が大き
くなっても、その間で電子の移動が起こりにくくなり、
従来生じていた非選択メモリセルでのコントロールゲー
トの角部からフローティングゲートへの電子注入を極力
抑止することができるので、非選択メモリセルに誤って
プログラムが書き込まれることを抑止することが可能と
なる。

【００２１】上記実施例では、フローティングゲート
（２９）は、選択酸化膜（２８）をマスクとして半導体
膜（２３）をエッチングして形成しているが、本発明は
広くスプリット型フラッシュメモリに適用できるもので
あり、例えば選択酸化膜（２８）に代えてフォトレジス
トをマスクとして用いてフローティングゲート（２９）
を形成する場合でも適用することができる。

【００２２】

【発明の効果】以上説明したように、本発明に係る不揮
発性半導体記憶装置の製造方法によれば、フロ−ティン
グゲ−ト（２９）を被覆するように第二の絶縁膜（３
０）を形成した後に、半導体基板（２１）上の全面にＳ
ＯＧ膜（３１）を塗布し、そのＳＯＧ膜（３１）をエッ
チバックして、フロ−ティングゲ−ト（２９）の側壁の
第二の絶縁膜（３０）の食い込み部分（３０Ａ）を埋め
るようにＳＯＧ膜の残渣（３１Ａ）を形成しているの
で、コントロールゲート（３２）を形成する場合に、下
地となる第二の絶縁膜（３０）の形状に依存するコント
ロールゲート（３２）の角部（３２Ａ）が尖鋭になら
ず、かつコントロールゲート（３２）とフローティング
ゲート（２９）との間隔が従来に比して広くなるので、
従来生じていた非選択メモリセルでのコントロールゲー
トの角部からフローティングゲートへの電子注入を極力
抑止することができ、非選択メモリセルに誤ってプログ
ラムが書き込まれることを抑止することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。

【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。

【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。

【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。

【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。

【図６】本発明の一実施例に係る半導体装置の製造方法
を示す第６の断面図である。

【図７】本発明の一実施例に係る半導体装置の製造方法
を示す第７の断面図である。

【図８】本発明の一実施例に係る半導体装置の製造方法
を示す第８の断面図である。

【図９】本発明の一実施例に係る半導体装置の製造方法
を示す第９の断面図である。

【図１０】従来例に係る半導体装置の製造方法を示す第
１の断面図である。

【図１１】従来例に係る半導体装置の製造方法を示す第
２の断面図である。

【図１２】従来例に係る半導体装置の製造方法を示す第
３の断面図である。

【図１３】従来例に係る半導体装置の製造方法を示す第
４の断面図である。

【図１４】従来例に係る半導体装置の製造方法を示す第
５の断面図である。

【図１５】従来例に係る半導体装置の製造方法を示す第
６の断面図である。

【図１６】従来例に係る半導体装置の製造方法を示す第
７の断面図である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板（２１）の上に第一の絶縁膜
   （２２）を介してフローティングゲ−ト（２９）を形成
   する工程と、 前記半導体基板（２１）の表面を洗浄する工程と、 前記フロ−ティングゲ−ト（２９）を被覆するように第
   二の絶縁膜（３０）を形成する工程と、 前記半導体基板（２１）上の全面をＳＯＧ膜（３１）で
   被覆する工程と、 前記ＳＯＧ膜（３１）をエッチバックして第二の絶縁膜
   （３０）の食い込み部分（３０Ａ）を埋めるようにＳＯ
   Ｇ膜の残渣（３１Ａ）を形成する工程と、 前記フロ−ティングゲ−ト（２９）の上部および側部を
   被覆するようにコントロ−ルゲ−ト（３２）を形成する
   工程と、 フローティングゲート（２９）およびコントロールゲー
   ト（３２）をマスクとして不純物を注入してソース領域
   層（３３）とドレイン領域層（３４）を形成する工程と
   を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
2. 【請求項２】 半導体基板（２１）の上に第一の絶縁膜
   （２２）を介して半導体膜（２３）と酸化防御膜（２
   ４）を形成する工程と、 前記酸化防御膜（２４）をパタ−ニングにして開口部
   （２７）を形成する工程と、 前記開口部（２７）から露出した前記半導体膜（２３）
   の表面を酸化して絶縁性の選択酸化膜（２８）を形成す
   る工程と、 前記酸化防御膜（２４）を除去する工程と、 前記選択酸化膜（２８）をマスクにして前記半導体膜
   （２３）を選択エッチングし、前記選択酸化膜（２８）
   の下に残存した前記半導体膜（２３）をフロ−ティング
   ゲ−ト（２９）とする工程と、 前記半導体基板（２１）の表面を洗浄する工程と、 前記フロ−ティングゲ−ト（２９）を被覆するように第
   二の絶縁膜（３０）を形成する工程と、 前記半導体基板（２１）上の全面をＳＯＧ膜（３１）で
   被覆する工程と、 前記ＳＯＧ膜（３１）をエッチバックして第二の絶縁膜
   （３０）の食い込み部分（３０Ａ）を埋めるようにＳＯ
   Ｇ膜の残渣（３１Ａ）を形成する工程と、 前記フロ−ティングゲ−ト（２９）の上部および側部を
   被覆するようにコントロ−ルゲ−ト（３２）を形成する
   工程と、 フローティングゲート（２９）およびコントロールゲー
   ト（３２）をマスクとして不純物を注入してソース領域
   層（３３）とドレイン領域層（３４）を形成する工程と
   を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。