JP3054530B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、更に詳しく言えば、スプリットゲー
ト型のフラッシュメモリの情報書き込み時の誤動作を抑
止する方法に関する。
の製造方法に関し、更に詳しく言えば、スプリットゲー
ト型のフラッシュメモリの情報書き込み時の誤動作を抑
止する方法に関する。
【０００２】
【従来の技術】従来例に係る不揮発性半導体記憶装置
は、図１６に示すように、半導体基板（１）の上にゲ−
ト絶縁膜としての第一の絶縁膜（２）を介してフロ−テ
ィングゲ−ト（３）が形成され、その上面から側面にか
けていわゆるトンネル絶縁膜としての第二の絶縁膜
（４）およびコントロ−ルゲ−ト（５）が形成され、さ
らに、フロ−ティングゲ−ト（３）とコントロ−ルゲ−
ト（５）の両側にある半導体基板（１）にソ−ス・ドレ
イン用の不純物拡散領域（６，７）が形成されてなるこ
とを特徴とするスプリット型と称するフラッシュメモリ
である。
は、図１６に示すように、半導体基板（１）の上にゲ−
ト絶縁膜としての第一の絶縁膜（２）を介してフロ−テ
ィングゲ−ト（３）が形成され、その上面から側面にか
けていわゆるトンネル絶縁膜としての第二の絶縁膜
（４）およびコントロ−ルゲ−ト（５）が形成され、さ
らに、フロ−ティングゲ−ト（３）とコントロ−ルゲ−
ト（５）の両側にある半導体基板（１）にソ−ス・ドレ
イン用の不純物拡散領域（６，７）が形成されてなるこ
とを特徴とするスプリット型と称するフラッシュメモリ
である。
【０００３】そのフロ−ティングゲ−ト（３）のゲ−ト
長方向の断面図は図１６に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。
長方向の断面図は図１６に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。
【０００４】この素子において、メモリを書き込む時は
不純物拡散領域（６，７）間のチャンネル領域にチャン
ネル電流を流し、キャリアをフロ−ティングゲ−ト
（３）に注入し、メモリを消去する時には、所定の電圧
をコントロールゲート（５）に印加し、トンネル効果に
よってフロ−ティングゲ−ト（３）に蓄積されたキャリ
アをその尖鋭部分からコントロ−ルゲ−ト（５）に移動
させるようにしている。
不純物拡散領域（６，７）間のチャンネル領域にチャン
ネル電流を流し、キャリアをフロ−ティングゲ−ト
（３）に注入し、メモリを消去する時には、所定の電圧
をコントロールゲート（５）に印加し、トンネル効果に
よってフロ−ティングゲ−ト（３）に蓄積されたキャリ
アをその尖鋭部分からコントロ−ルゲ−ト（５）に移動
させるようにしている。
【０００５】上記の不揮発性半導体記憶装置の製造方法
について図１０〜図１６を参照しながら説明する。ま
ず、図１０に示すように、半導体基板（１）の上に、第
一の絶縁膜（２）、多結晶半導体膜（９）およびシリコ
ン窒化膜からなる酸化防御膜（１０）を形成した後に、
その酸化防御膜（１０）の上にフォトレジスト（１１）
を塗布する。そして、フォトレジスト（１１）を露光、
現像してゲ−ト領域に窓（１２）を形成した後に、その
窓（１２）から露出した酸化防御膜（１０）をエッチン
グし、図１１に示すような開口部（１３）を形成する。
について図１０〜図１６を参照しながら説明する。ま
ず、図１０に示すように、半導体基板（１）の上に、第
一の絶縁膜（２）、多結晶半導体膜（９）およびシリコ
ン窒化膜からなる酸化防御膜（１０）を形成した後に、
その酸化防御膜（１０）の上にフォトレジスト（１１）
を塗布する。そして、フォトレジスト（１１）を露光、
現像してゲ−ト領域に窓（１２）を形成した後に、その
窓（１２）から露出した酸化防御膜（１０）をエッチン
グし、図１１に示すような開口部（１３）を形成する。
【０００６】次に、フォトレジスト（１１）を除去した
後に、図１２に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。
後に、図１２に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。
【０００７】続いて、図１３に示すように酸化防御膜
（１０）を除去した後に、選択酸化膜（８）をマスクに
して多結晶半導体膜（９）をドライエッチングし、その
多結晶半導体膜（９）をゲ−ト領域に残存させる。その
多結晶半導体膜（９）は、フロ−ティングゲ−ト（３）
となり、そのゲ−ト長方向の上縁部は、断面が略楕円状
の選択酸化膜（８）によって尖鋭になっている。
（１０）を除去した後に、選択酸化膜（８）をマスクに
して多結晶半導体膜（９）をドライエッチングし、その
多結晶半導体膜（９）をゲ−ト領域に残存させる。その
多結晶半導体膜（９）は、フロ−ティングゲ−ト（３）
となり、そのゲ−ト長方向の上縁部は、断面が略楕円状
の選択酸化膜（８）によって尖鋭になっている。
【０００８】次に、上記ドライエッチングによる半導体
基板（１）のポリマー層およびダメ−ジ層を除去するた
めに、例えばＨＦ系のエッチング液により、半導体基板
（１）の表面を洗浄する。このとき、図１４に示すよう
に、フロ−ティングゲ−ト（３）の両端部下にある第一
の絶縁膜（２）の一部がエッチングされる。
基板（１）のポリマー層およびダメ−ジ層を除去するた
めに、例えばＨＦ系のエッチング液により、半導体基板
（１）の表面を洗浄する。このとき、図１４に示すよう
に、フロ−ティングゲ−ト（３）の両端部下にある第一
の絶縁膜（２）の一部がエッチングされる。
【０００９】この後、熱酸化法または減圧ＣＶＤ法によ
りトンネル絶縁膜として第二の絶縁膜（４）を形成す
る。このとき、図１５に示すように、フロ−ティングゲ
−ト（３）の両端部下の間隙に第二の絶縁膜（４）が成
長する結果、フロ−ティングゲ−ト（３）の両端下部が
もり上がり、食い込み部分（４Ａ）が生じる。
りトンネル絶縁膜として第二の絶縁膜（４）を形成す
る。このとき、図１５に示すように、フロ−ティングゲ
−ト（３）の両端部下の間隙に第二の絶縁膜（４）が成
長する結果、フロ−ティングゲ−ト（３）の両端下部が
もり上がり、食い込み部分（４Ａ）が生じる。
【００１０】次に、減圧ＣＶＤ法により多結晶半導体膜
を形成し、これをパタ−ニングして図１６に示すよう
に、選択酸化膜（８）の上からフロ−ティングゲ−ト
（３）の一側部と半導体基板（１）に上にかけて残存さ
せ、第二の絶縁膜（４）を介してコントロールゲート
（５）を形成し、さらに、半導体基板（１）の表面に不
純物を導入して不純物拡散領域（６，７）を形成する。
を形成し、これをパタ−ニングして図１６に示すよう
に、選択酸化膜（８）の上からフロ−ティングゲ−ト
（３）の一側部と半導体基板（１）に上にかけて残存さ
せ、第二の絶縁膜（４）を介してコントロールゲート
（５）を形成し、さらに、半導体基板（１）の表面に不
純物を導入して不純物拡散領域（６，７）を形成する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
従来の不揮発性半導体記憶装置の製造方法によると、下
地の第二の絶縁膜（４）の形状に依存してコントロール
ゲート（５）の角部の形状が尖鋭となり、かつコントロ
ールゲート（５）とフロ−ティングゲ−ト（３）との間
の間隔が狭くなる。
従来の不揮発性半導体記憶装置の製造方法によると、下
地の第二の絶縁膜（４）の形状に依存してコントロール
ゲート（５）の角部の形状が尖鋭となり、かつコントロ
ールゲート（５）とフロ−ティングゲ−ト（３）との間
の間隔が狭くなる。
【００１２】すると、メモリの書き込みをする際に、メ
モリセルが非選択状態［例えば、コントロールゲート
（５）に０Ｖ、ドレインに１２Ｖを印加する。］である
にもかかわらず、このコントロールゲート（５）の尖鋭
な角部（５Ａ）から電子（ｅ-）が放出され、フローテ
ィングゲート（３）へ誤って注入されるという現象が生
じる（以下で、この現象をリバーストンネリング現象と
称する）。
モリセルが非選択状態［例えば、コントロールゲート
（５）に０Ｖ、ドレインに１２Ｖを印加する。］である
にもかかわらず、このコントロールゲート（５）の尖鋭
な角部（５Ａ）から電子（ｅ-）が放出され、フローテ
ィングゲート（３）へ誤って注入されるという現象が生
じる（以下で、この現象をリバーストンネリング現象と
称する）。
【００１３】以上により、書き込み禁止の非選択メモリ
セルにおいて、誤ってプログラムの書き込みがなされて
しまうという問題が生じていた。
セルにおいて、誤ってプログラムの書き込みがなされて
しまうという問題が生じていた。
【００１４】
【課題を解決するための手段】本発明は、上記従来の欠
点に鑑みて為されたものであり、図４に示すように半導
体基板（２１）上に第一の絶縁膜（２２）を介してフロ
ーティングゲート（２９）を形成し、図５に示すように
フロ−ティングゲ−ト（２９）を被覆するようにプラズ
マ酸化膜（３０）を形成した後に、図６に示すように、
スパッタエッチングによりプラズマ酸化膜の角部（３０
Ａ）を取り、その後エッチバックすることにより、図７
に示すように、フロ−ティングゲ−ト（２９）の側面に
残渣（３０Ｂ）を形成し、図８に示すように、フロ−テ
ィングゲ−ト（２９）を被覆するように第二の絶縁膜
（３１）を形成し、図９に示すようにフロ−ティングゲ
−ト（２９）を被覆するようにコントロ−ルゲ−ト（３
２）を形成し、フローティングゲート（２９）およびコ
ントロールゲート（３２）をマスクとして不純物を注入
してソース領域層（３３）とドレイン領域層（３４）を
形成することにより、リバーストンネルリング現象を極
力抑止し、非選択メモリセルにおける誤ったプログラム
書き込みを抑止することを可能とした不揮発性半導体記
憶装置の製造方法を提供するものである。
点に鑑みて為されたものであり、図４に示すように半導
体基板（２１）上に第一の絶縁膜（２２）を介してフロ
ーティングゲート（２９）を形成し、図５に示すように
フロ−ティングゲ−ト（２９）を被覆するようにプラズ
マ酸化膜（３０）を形成した後に、図６に示すように、
スパッタエッチングによりプラズマ酸化膜の角部（３０
Ａ）を取り、その後エッチバックすることにより、図７
に示すように、フロ−ティングゲ−ト（２９）の側面に
残渣（３０Ｂ）を形成し、図８に示すように、フロ−テ
ィングゲ−ト（２９）を被覆するように第二の絶縁膜
（３１）を形成し、図９に示すようにフロ−ティングゲ
−ト（２９）を被覆するようにコントロ−ルゲ−ト（３
２）を形成し、フローティングゲート（２９）およびコ
ントロールゲート（３２）をマスクとして不純物を注入
してソース領域層（３３）とドレイン領域層（３４）を
形成することにより、リバーストンネルリング現象を極
力抑止し、非選択メモリセルにおける誤ったプログラム
書き込みを抑止することを可能とした不揮発性半導体記
憶装置の製造方法を提供するものである。
【００１５】
【作用】 本発明に係る不揮発性半導体記憶装置の製造
方法によれば、フロ−ティングゲ−ト（２９）の側面に
プラズマ酸化膜から成る残渣（３０Ｂ）を形成した後
に、トンネル酸化膜としての第二の絶縁膜（３１）を形
成しているので、コントロールゲートの角部（３２Ａ）
が尖鋭にならず、かつコントロールゲート（３２）とフ
ローティングゲート（２９）との間隔が従来に比して広
くなる。このため、コントロールゲート（３２）とフロ
ーティングゲート（２９）との間の電位差が大きくなっ
ても、その間で電子の移動が起こりにくくなり、従来生
じていた非選択メモリセルでのコントロールゲートの角
部からフローティングゲートへの電子注入を極力抑止す
ることができるので、非選択メモリセルに誤ってプログ
ラムが書き込まれることを抑止することが可能となる。
方法によれば、フロ−ティングゲ−ト（２９）の側面に
プラズマ酸化膜から成る残渣（３０Ｂ）を形成した後
に、トンネル酸化膜としての第二の絶縁膜（３１）を形
成しているので、コントロールゲートの角部（３２Ａ）
が尖鋭にならず、かつコントロールゲート（３２）とフ
ローティングゲート（２９）との間隔が従来に比して広
くなる。このため、コントロールゲート（３２）とフロ
ーティングゲート（２９）との間の電位差が大きくなっ
ても、その間で電子の移動が起こりにくくなり、従来生
じていた非選択メモリセルでのコントロールゲートの角
部からフローティングゲートへの電子注入を極力抑止す
ることができるので、非選択メモリセルに誤ってプログ
ラムが書き込まれることを抑止することが可能となる。
【００１６】
【実施例】次に、本発明の実施例を図１乃至図９を参照
して説明する。
して説明する。
【００１７】まず、図１に示すように、ｐ型シリコンよ
りなる半導体基板（２１）を温度１０００℃でドライ酸
化し、その主面上に約２００ÅのSiO2よりなる第一の絶
縁膜（２２）を形成する。この後、減圧ＣＶＤ法によっ
て、多結晶シリコンよりなる半導体膜（２３）を２００
０Åの厚さに成長し、続いてSi3N4よりなる酸化防御膜
（２４）を１０００Åの厚さに成長する。さらに、レジ
スト（２５）を１μｍの厚さに塗布した後に、ステッパ
ーを使用してレジスト（２５）を露光し、次いで、これ
を現像してフローティングゲートとなる領域の上に窓
（２６）を形成する。
りなる半導体基板（２１）を温度１０００℃でドライ酸
化し、その主面上に約２００ÅのSiO2よりなる第一の絶
縁膜（２２）を形成する。この後、減圧ＣＶＤ法によっ
て、多結晶シリコンよりなる半導体膜（２３）を２００
０Åの厚さに成長し、続いてSi3N4よりなる酸化防御膜
（２４）を１０００Åの厚さに成長する。さらに、レジ
スト（２５）を１μｍの厚さに塗布した後に、ステッパ
ーを使用してレジスト（２５）を露光し、次いで、これ
を現像してフローティングゲートとなる領域の上に窓
（２６）を形成する。
【００１８】次に、図２に示すように、窓（２６）から
露出した酸化防御膜（２４）をドライエッチングして開
口部（２７）を形成する。そのエッチング条件として
は、例えば、反応ガスとしてCHF3とO2をそれぞれ７５SC
CM，２５SCCMずつエッチングチャンバー（不図示）に導
入するとともに、その中の圧力を７０mToorとする。
露出した酸化防御膜（２４）をドライエッチングして開
口部（２７）を形成する。そのエッチング条件として
は、例えば、反応ガスとしてCHF3とO2をそれぞれ７５SC
CM，２５SCCMずつエッチングチャンバー（不図示）に導
入するとともに、その中の圧力を７０mToorとする。
【００１９】次に、レジスト（２５）を除去した後に、
開口部（２７）から露出した半導体膜（２３）を選択酸
化して図３に示すようなSiO2よりなる選択酸化膜（２
８）を１５００Å〜２０００Åの厚さに形成する。
開口部（２７）から露出した半導体膜（２３）を選択酸
化して図３に示すようなSiO2よりなる選択酸化膜（２
８）を１５００Å〜２０００Åの厚さに形成する。
【００２０】続いて、酸化防御膜（２４）をホットリン
酸により除去した後に、選択酸化膜（２８）をマスクに
して半導体膜（２３）を垂直方向に異方性エッチング
し、その半導体膜（２３）を図４に示すようにフローテ
ィングゲート領域に残存させる。そのエッチング条件と
しては、例えばCl2、SF6をそれぞれ２５０sccm、５sccm
ずつエッチングチャンバー（不図示）に導入し、その雰
囲気の圧力を１５０mTorr程度にし、電極間の放電電力
を２５０ｗとする。これにより、選択酸化膜（２８）の
下の半導体膜（２３）をフローティングゲート（２９）
としている。
酸により除去した後に、選択酸化膜（２８）をマスクに
して半導体膜（２３）を垂直方向に異方性エッチング
し、その半導体膜（２３）を図４に示すようにフローテ
ィングゲート領域に残存させる。そのエッチング条件と
しては、例えばCl2、SF6をそれぞれ２５０sccm、５sccm
ずつエッチングチャンバー（不図示）に導入し、その雰
囲気の圧力を１５０mTorr程度にし、電極間の放電電力
を２５０ｗとする。これにより、選択酸化膜（２８）の
下の半導体膜（２３）をフローティングゲート（２９）
としている。
【００２１】その後、図５に示すように、フローティン
グゲ−ト（２９）を被覆するようにＰＥ−ＴＥＯＳ膜か
ら成る約５００Åのプラズマ酸化膜（３０）を形成す
る。その形成は、４００℃程度の低温下でＰＥ−ＴＥＯ
Ｓをデポジションすることにより成される。
グゲ−ト（２９）を被覆するようにＰＥ−ＴＥＯＳ膜か
ら成る約５００Åのプラズマ酸化膜（３０）を形成す
る。その形成は、４００℃程度の低温下でＰＥ−ＴＥＯ
Ｓをデポジションすることにより成される。
【００２２】続いて、図６に示すように、前記プラズマ
酸化膜（３０）をスパッタエッチングしプラズマ酸化膜
の角部（３０Ａ）を取る。そのスパッタエッチングの条
件としては、ダウンフロー型アッシャーを使用し、約１
００sccmのHeまたはArをエッチングチャンバー（不図
示）に導入し、その雰囲気の圧力を１００mTorr程度に
し、電極間の放電電力を８００ｗにし、処理時間を約６
０秒とする。かかるスパッタエッチングによれば、主と
して斜め方向のエッチングが進行するのでプラズマ酸化
膜の角部（３０Ａ）が取られる。また、プラズマ酸化膜
（３０）は熱酸化膜と比べて疎な膜質を有しエッチング
レートが高いので、高スループットが得られるとともに
第一の絶縁膜（２２）に対する選択比を大きくとれる。
酸化膜（３０）をスパッタエッチングしプラズマ酸化膜
の角部（３０Ａ）を取る。そのスパッタエッチングの条
件としては、ダウンフロー型アッシャーを使用し、約１
００sccmのHeまたはArをエッチングチャンバー（不図
示）に導入し、その雰囲気の圧力を１００mTorr程度に
し、電極間の放電電力を８００ｗにし、処理時間を約６
０秒とする。かかるスパッタエッチングによれば、主と
して斜め方向のエッチングが進行するのでプラズマ酸化
膜の角部（３０Ａ）が取られる。また、プラズマ酸化膜
（３０）は熱酸化膜と比べて疎な膜質を有しエッチング
レートが高いので、高スループットが得られるとともに
第一の絶縁膜（２２）に対する選択比を大きくとれる。
【００２３】その後、プラズマ酸化膜（３０）をさらに
エッチバックすることにより、図７に示すように、フロ
−ティングゲ−ト（２９）の側面に、裾を引くような形
状の残渣（３０Ｂ）を形成する。そのエッチバックの条
件としては、ナローギャップ型の平行平板ＲＩＥ装置を
使用し、Ar、CHF3、CF4をそれぞれ８００sccm、３０scc
m、５０sccmずつエッチングチャンバー（不図示）に導
入し、その雰囲気の圧力を１３００mTorr程度にし、電
極間の放電電力を２５０ｗにし、処理時間を１０秒とす
る。なお、通常のＲＩＥと比して放電電力及び圧力を低
くしており、異方性エッチングを保ちながら低ダメージ
化を図っている。
エッチバックすることにより、図７に示すように、フロ
−ティングゲ−ト（２９）の側面に、裾を引くような形
状の残渣（３０Ｂ）を形成する。そのエッチバックの条
件としては、ナローギャップ型の平行平板ＲＩＥ装置を
使用し、Ar、CHF3、CF4をそれぞれ８００sccm、３０scc
m、５０sccmずつエッチングチャンバー（不図示）に導
入し、その雰囲気の圧力を１３００mTorr程度にし、電
極間の放電電力を２５０ｗにし、処理時間を１０秒とす
る。なお、通常のＲＩＥと比して放電電力及び圧力を低
くしており、異方性エッチングを保ちながら低ダメージ
化を図っている。
【００２４】この後、図８に示すように熱酸化法または
減圧ＣＶＤ法によりトンネル絶縁膜として第二の絶縁膜
（３１）をフロ−ティングゲ−ト（２９）を被覆するよ
うに形成する。
減圧ＣＶＤ法によりトンネル絶縁膜として第二の絶縁膜
（３１）をフロ−ティングゲ−ト（２９）を被覆するよ
うに形成する。
【００２５】そして、減圧ＣＶＤ法により多結晶半導体
膜を成長させ、POCl3液体ソースにより該多結晶半導体
膜をＮ型化した後に、これらをパタ−ニングして図９に
示すように、選択酸化膜（２８）の上からフロ−ティン
グゲ−ト（２９）の一側部と半導体基板（２１）に上に
かけて残存させ、コントロールゲート（３２）とする。
続いて、フローティングゲート（２９）およびコントロ
ールゲート（３２）をマスクとして、その両側の半導体
基板（２１）にヒ素、リン等のＮ型不純物をイオン注入
して、ソース領域層（３３）とドレイン領域層（３４）
を形成して、図９に示すようなスプリット型フラッシュ
メモリが形成される。
膜を成長させ、POCl3液体ソースにより該多結晶半導体
膜をＮ型化した後に、これらをパタ−ニングして図９に
示すように、選択酸化膜（２８）の上からフロ−ティン
グゲ−ト（２９）の一側部と半導体基板（２１）に上に
かけて残存させ、コントロールゲート（３２）とする。
続いて、フローティングゲート（２９）およびコントロ
ールゲート（３２）をマスクとして、その両側の半導体
基板（２１）にヒ素、リン等のＮ型不純物をイオン注入
して、ソース領域層（３３）とドレイン領域層（３４）
を形成して、図９に示すようなスプリット型フラッシュ
メモリが形成される。
【００２６】以上説明したように、本発明の実施例に係
る不揮発性半導体記憶装置の製造方法によれば、フロ−
ティングゲ−ト（２９）を被覆するようにプラズマ酸化
膜（３０）を形成し、そのプラズマ酸化膜（３０）をス
パッタエッチングおよびエッチバックすることにより、
フロ−ティングゲ−ト（２９）の側面に残渣（３０Ｂ）
を形成している。このため、トンネル絶縁膜として第二
の絶縁膜（３１）を形成する際の酸化による、食い込み
が生ぜず、コントロールゲートの角部（３２Ａ）が尖鋭
にならず、かつフロ−ティングゲ−ト（２９）とコント
ロールゲート（３１）との間隔が従来に比して広くな
る。これにより、コントロールゲート（３２）とフロー
ティングゲート（２９）との間の電位差が大きくなって
も、その間で電子の移動が起こりにくくなり、従来生じ
ていた非選択メモリセルでのコントロールゲートの角部
からフローティングゲートへの電子注入を極力抑止する
ことができるので、非選択メモリセルに誤ってプログラ
ムが書き込まれることを抑止することが可能となる。
る不揮発性半導体記憶装置の製造方法によれば、フロ−
ティングゲ−ト（２９）を被覆するようにプラズマ酸化
膜（３０）を形成し、そのプラズマ酸化膜（３０）をス
パッタエッチングおよびエッチバックすることにより、
フロ−ティングゲ−ト（２９）の側面に残渣（３０Ｂ）
を形成している。このため、トンネル絶縁膜として第二
の絶縁膜（３１）を形成する際の酸化による、食い込み
が生ぜず、コントロールゲートの角部（３２Ａ）が尖鋭
にならず、かつフロ−ティングゲ−ト（２９）とコント
ロールゲート（３１）との間隔が従来に比して広くな
る。これにより、コントロールゲート（３２）とフロー
ティングゲート（２９）との間の電位差が大きくなって
も、その間で電子の移動が起こりにくくなり、従来生じ
ていた非選択メモリセルでのコントロールゲートの角部
からフローティングゲートへの電子注入を極力抑止する
ことができるので、非選択メモリセルに誤ってプログラ
ムが書き込まれることを抑止することが可能となる。
【００２７】上記実施例では、フローティングゲート
（２９）は、選択酸化膜（２８）をマスクとして半導体
膜（２３）をエッチングして形成しているが、本発明は
広くスプリット型フラッシュメモリに適用できるもので
あり、例えば選択酸化膜（２８）に代えてフォトレジス
トをマスクとして用いてフローティングゲート（２９）
を形成する場合でも適用することができる。
（２９）は、選択酸化膜（２８）をマスクとして半導体
膜（２３）をエッチングして形成しているが、本発明は
広くスプリット型フラッシュメモリに適用できるもので
あり、例えば選択酸化膜（２８）に代えてフォトレジス
トをマスクとして用いてフローティングゲート（２９）
を形成する場合でも適用することができる。
【００２８】
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体記憶装置の製造方法によれば、フロ−ティン
グゲ−ト（２９）を被覆するようにプラズマ酸化膜（３
０）を形成し、そのプラズマ酸化膜（３０）をスパッタ
エッチおよびエッチバックすることにより、フロ−ティ
ングゲ−ト（２９）の側面に残渣（３０Ｂ）を形成して
いるので、コントロールゲート（３２）を形成する場合
に、コントロールゲート（３２）の角部（３２Ａ）が尖
鋭にならず、かつコントロールゲート（３２）とフロー
ティングゲート（２９）との間隔が従来に比して広くな
るので、従来生じていた非選択メモリセルでのコントロ
ールゲートの角部からフローティングゲートへの電子注
入を極力抑止することができ、非選択メモリセルに誤っ
てプログラムが書き込まれることを抑止することが可能
となる。
発性半導体記憶装置の製造方法によれば、フロ−ティン
グゲ−ト（２９）を被覆するようにプラズマ酸化膜（３
０）を形成し、そのプラズマ酸化膜（３０）をスパッタ
エッチおよびエッチバックすることにより、フロ−ティ
ングゲ−ト（２９）の側面に残渣（３０Ｂ）を形成して
いるので、コントロールゲート（３２）を形成する場合
に、コントロールゲート（３２）の角部（３２Ａ）が尖
鋭にならず、かつコントロールゲート（３２）とフロー
ティングゲート（２９）との間隔が従来に比して広くな
るので、従来生じていた非選択メモリセルでのコントロ
ールゲートの角部からフローティングゲートへの電子注
入を極力抑止することができ、非選択メモリセルに誤っ
てプログラムが書き込まれることを抑止することが可能
となる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の一実施例に係る半導体装置の製造方法
を示す第６の断面図である。
を示す第６の断面図である。
【図７】本発明の一実施例に係る半導体装置の製造方法
を示す第７の断面図である。
を示す第７の断面図である。
【図８】本発明の一実施例に係る半導体装置の製造方法
を示す第８の断面図である。
を示す第８の断面図である。
【図９】本発明の一実施例に係る半導体装置の製造方法
を示す第９の断面図である。
を示す第９の断面図である。
【図１０】従来例に係る半導体装置の製造方法を示す第
１の断面図である。
１の断面図である。
【図１１】従来例に係る半導体装置の製造方法を示す第
２の断面図である。
２の断面図である。
【図１２】従来例に係る半導体装置の製造方法を示す第
３の断面図である。
３の断面図である。
【図１３】従来例に係る半導体装置の製造方法を示す第
４の断面図である。
４の断面図である。
【図１４】従来例に係る半導体装置の製造方法を示す第
５の断面図である。
５の断面図である。
【図１５】従来例に係る半導体装置の製造方法を示す第
６の断面図である。
６の断面図である。
【図１６】従来例に係る半導体装置の製造方法を示す第
７の断面図である。
７の断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792 H01L 27/115
Claims (2)
- 【請求項１】 半導体基板（２１）の上に第一の絶縁膜
（２２）を介してフローティングゲート（２９）を形成
する工程と、 前記フローティングゲート（２９）を被覆するようにプ
ラズマ酸化膜（３０）を形成する工程と、 前記プラズマ酸化膜（３０）をスパッタエッチングしプ
ラズマ酸化膜の角部（３０Ａ）を取った後に、さらにエ
ッチバックすることにより、前記フローティングゲート
（２９）の側面に裾を引くような形状の残渣（３０Ｂ）
を形成する工程と、 前記フローティングゲート（２９）を被覆するように第
二の絶縁膜（３１）を形成する工程と、 前記フローティングゲート（２９）の上部および側部を
被覆するようにコントロールゲート（３２）を形成する
工程と、 フローティングゲート（２９）およびコントロールゲー
ト（３２）をマスクにして不純物を注入してソース領域
層（３３）とドレイン領域層（３４）を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項２】 半導体基板（２１）の上に第一の絶縁膜
（２２）を介して半導体膜（２３）と酸化防御膜（２
４）を形成する工程と、 前記酸化防御膜（２４）をパターニングして開口部（２
７）を形成する工程と、 前記開口部（２７）から露出した前記半導体膜（２３）
の表面を酸化して絶縁性の選択酸化膜（２８）を形成す
る工程と、 前記選択酸化膜（２８）をマスクにして前記半導体膜
（２３）を選択エッチングし、前記選択酸化膜（２８）
の下に残存した前記半導体膜（２３）をフローティング
ゲート（２９）とする工程と、前記フローティングゲート（２９）を被覆するようにプ
ラズマ酸化膜（３０）を形成する工程と、 前記プラズマ酸化膜（３０）をスパッタエッチングしプ
ラズマ酸化膜の角部（３０Ａ）を取った後に、さらにエ
ッチバックすることにより、前記フローティングゲート
（２９）の側面に残渣（３０Ｂ）を形成する工程と、 前記フローティングゲート（２９）を被覆するように第
二の絶縁膜（３１）を形成する工程と、 前記フローティングゲート（２９）の上部および側部を
被覆するようにコントロールゲート（３２）を形成する
工程と、 フローティングゲート（２９）およびコントロールゲー
ト（３２）をマスクにして不純物を注入してソース領域
層（３３）とドレイン領域層（３４）を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007715A JP3054530B2 (ja) | 1994-01-27 | 1994-01-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6007715A JP3054530B2 (ja) | 1994-01-27 | 1994-01-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221204A JPH07221204A (ja) | 1995-08-18 |
| JP3054530B2 true JP3054530B2 (ja) | 2000-06-19 |
Family
ID=11673442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007715A Expired - Lifetime JP3054530B2 (ja) | 1994-01-27 | 1994-01-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3054530B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216274A (ja) | 1999-01-26 | 2000-08-04 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001257328A (ja) | 2000-03-13 | 2001-09-21 | Seiko Epson Corp | 不揮発性半導体記憶装置を含む半導体装置 |
| KR100481986B1 (ko) * | 2002-11-12 | 2005-04-14 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 제조 방법 |
-
1994
- 1994-01-27 JP JP6007715A patent/JP3054530B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221204A (ja) | 1995-08-18 |
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