JP3397910B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、スプリットゲート型のフラッ
シュメモリの情報書込み時の誤動作の抑止を目的とす
る。
関し、更に詳しく言えば、スプリットゲート型のフラッ
シュメモリの情報書込み時の誤動作の抑止を目的とす
る。
【０００２】
【従来の技術】以下で、従来例に係る半導体装置である
スプリット型のフラッシュメモリの製造方法について図
面を参照しながら説明する。スプリット型のフラッシュ
メモリは、図１１に示すようにコントロールゲート
（７）がゲート絶縁膜（６）を介してフローティングゲ
ート（５）の上部から側部にかけて形成されてなるフラ
ッシュメモリである。
スプリット型のフラッシュメモリの製造方法について図
面を参照しながら説明する。スプリット型のフラッシュ
メモリは、図１１に示すようにコントロールゲート
（７）がゲート絶縁膜（６）を介してフローティングゲ
ート（５）の上部から側部にかけて形成されてなるフラ
ッシュメモリである。
【０００３】これを作製するには、まず図７に示すよう
に、半導体基板（１）上にSiO2膜からなる絶縁膜（２）
とポリシリコン層（３）を順次形成し、ポリシリコン層
（３）上にＬＯＣＯＳ膜（４）を形成する。次に、図８
に示すようにＬＯＣＯＳ膜（４）をマスクにしてポリシ
リコン層（３）をエッチング・除去し、フローティング
ゲート（５）を形成する。
に、半導体基板（１）上にSiO2膜からなる絶縁膜（２）
とポリシリコン層（３）を順次形成し、ポリシリコン層
（３）上にＬＯＣＯＳ膜（４）を形成する。次に、図８
に示すようにＬＯＣＯＳ膜（４）をマスクにしてポリシ
リコン層（３）をエッチング・除去し、フローティング
ゲート（５）を形成する。
【０００４】次いで、図９に示すように絶縁膜（２）を
フッ酸系のエッチング液で等方性エッチングしてフロー
ティングゲート（５）直下にのみ残存するようにエッチ
ング・除去する。次に、図１０に示すように熱酸化膜を
形成し、絶縁膜（２）やＬＯＣＯＳ膜（４）と一体化さ
せてゲート絶縁膜（６）を形成し、その上にポリシリコ
ン層を形成してフローティングゲート（５）の上部から
側部にかけて残存するようにパターニングしてコントロ
ールゲート（７）を形成し、こうして形成されたフロー
ティングゲート（５）及びコントロールゲート（７）を
マスクにして、不純物を半導体基板（１）上に注入して
ソース／ドレイン領域層（８，９）を形成する。
フッ酸系のエッチング液で等方性エッチングしてフロー
ティングゲート（５）直下にのみ残存するようにエッチ
ング・除去する。次に、図１０に示すように熱酸化膜を
形成し、絶縁膜（２）やＬＯＣＯＳ膜（４）と一体化さ
せてゲート絶縁膜（６）を形成し、その上にポリシリコ
ン層を形成してフローティングゲート（５）の上部から
側部にかけて残存するようにパターニングしてコントロ
ールゲート（７）を形成し、こうして形成されたフロー
ティングゲート（５）及びコントロールゲート（７）を
マスクにして、不純物を半導体基板（１）上に注入して
ソース／ドレイン領域層（８，９）を形成する。
【０００５】なお、上記のスプリット型フラッシュメモ
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法によると、フローティングゲ
ート（５）の側面形状がストレートになっており、また
この上にゲート絶縁膜（６）を形成する酸化工程の際に
フローティングゲート（５）の角部に形成される絶縁膜
は、フローティングゲート（５）の側面に形成される絶
縁膜に比して一般に薄く形成されがちであるので、角部
（ＫＢ）におけるゲート絶縁膜（６）の形状は、図１０
に示すように先端が尖鋭な形状になってしまう。
来の半導体装置の製造方法によると、フローティングゲ
ート（５）の側面形状がストレートになっており、また
この上にゲート絶縁膜（６）を形成する酸化工程の際に
フローティングゲート（５）の角部に形成される絶縁膜
は、フローティングゲート（５）の側面に形成される絶
縁膜に比して一般に薄く形成されがちであるので、角部
（ＫＢ）におけるゲート絶縁膜（６）の形状は、図１０
に示すように先端が尖鋭な形状になってしまう。
【０００７】このため、その後コントロールゲート
（７）を形成すると、下地のゲート絶縁膜（６）の形状
に依存するコントロールゲート（７）の角部（７Ａ）の
形状が尖鋭になり、かつコントロールゲート（７）とフ
ローティングゲート（５）との間の間隔が狭くなるの
で、この間で電子の移動がなされやすくなる。これによ
り、図１２に示すように、書込み時にコントロールゲー
ト（５）の電圧（ＶCG）が０Ｖ，ソース電圧（Ｖｓ）が
１２Ｖ，ソース電圧（Ｖｓ）によって誘起されるフロー
ティングゲートの電圧（ＶFG）が１０Ｖとなる非選択セ
ルにおいて、コントロールゲート（７）とフローティン
グゲート（５）との間の電位差が約１０Ｖと大きくなる
ので、尖鋭なコントロールゲートの角部（７Ａ）から電
子（ｅ- ）が排出され、フローティングゲート（５）へ
と誤って注入されてしまうという現象が生じる（以下で
この現象をリバーストンネリング現象と称する）。
（７）を形成すると、下地のゲート絶縁膜（６）の形状
に依存するコントロールゲート（７）の角部（７Ａ）の
形状が尖鋭になり、かつコントロールゲート（７）とフ
ローティングゲート（５）との間の間隔が狭くなるの
で、この間で電子の移動がなされやすくなる。これによ
り、図１２に示すように、書込み時にコントロールゲー
ト（５）の電圧（ＶCG）が０Ｖ，ソース電圧（Ｖｓ）が
１２Ｖ，ソース電圧（Ｖｓ）によって誘起されるフロー
ティングゲートの電圧（ＶFG）が１０Ｖとなる非選択セ
ルにおいて、コントロールゲート（７）とフローティン
グゲート（５）との間の電位差が約１０Ｖと大きくなる
ので、尖鋭なコントロールゲートの角部（７Ａ）から電
子（ｅ- ）が排出され、フローティングゲート（５）へ
と誤って注入されてしまうという現象が生じる（以下で
この現象をリバーストンネリング現象と称する）。
【０００８】以上により、書き込み禁止の非選択セルに
於いて、誤ってプログラムの書き込みがなされてしまう
などの誤動作が生じてしまうという問題が生じていた。
於いて、誤ってプログラムの書き込みがなされてしまう
などの誤動作が生じてしまうという問題が生じていた。
【０００９】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体基板（１１）上に絶縁膜
（１２），ポリシリコン層（１３）を順次形成し、該ポ
リシリコン層（１３）上に選択酸化膜（１４）を形成す
る工程と、前記選択酸化膜（１４）をマスクにして、側
壁保護効果を有するガスを含む少なくしたガス系を用い
たドライエッチングで前記ポリシリコン層（１３）を途
中までエッチングしたのちに、前記選択酸化膜（１４）
をマスクにして、側壁保護効果を有するガスを含むすく
なくしたガス系有するガスを含むエッチングガスを用い
たドライエッチングで前記ポリシリコン層（１３）をエ
ッチング・除去して、段差（１３Ｂ）が形成されたフロ
ーティングゲート（１３Ａ）を形成する工程と、前記フ
ローティングゲート（１３Ａ）をマスクにしたウエット
エッチングにより、前記絶縁膜（１２）を選択的に除去
し、同時に前記選択酸化膜（１４）を全面エッチングし
て前記選択酸化膜（１４）の形成領域を減少させる工程
と、全面を酸化してゲート絶縁膜（１５）を形成したの
ちに、前記フローティングゲート（１４）の上部から側
部にかけてコントロールゲート（１６）を形成し、前記
フローティングゲート（１３Ａ）及びコントロールゲー
ト（１６）をマスクにして不純物を前記半導体基板（１
１）に注入してソース／ドレイン領域層（１７，１８）
を形成する工程とを有することにより、リバーストンネ
リング現象を極力抑止し、非選択セルに於ける誤ったプ
ログラム書き込みを抑止することを可能にする半導体装
置の製造方法を提供するものである。
に鑑み成されたもので、半導体基板（１１）上に絶縁膜
（１２），ポリシリコン層（１３）を順次形成し、該ポ
リシリコン層（１３）上に選択酸化膜（１４）を形成す
る工程と、前記選択酸化膜（１４）をマスクにして、側
壁保護効果を有するガスを含む少なくしたガス系を用い
たドライエッチングで前記ポリシリコン層（１３）を途
中までエッチングしたのちに、前記選択酸化膜（１４）
をマスクにして、側壁保護効果を有するガスを含むすく
なくしたガス系有するガスを含むエッチングガスを用い
たドライエッチングで前記ポリシリコン層（１３）をエ
ッチング・除去して、段差（１３Ｂ）が形成されたフロ
ーティングゲート（１３Ａ）を形成する工程と、前記フ
ローティングゲート（１３Ａ）をマスクにしたウエット
エッチングにより、前記絶縁膜（１２）を選択的に除去
し、同時に前記選択酸化膜（１４）を全面エッチングし
て前記選択酸化膜（１４）の形成領域を減少させる工程
と、全面を酸化してゲート絶縁膜（１５）を形成したの
ちに、前記フローティングゲート（１４）の上部から側
部にかけてコントロールゲート（１６）を形成し、前記
フローティングゲート（１３Ａ）及びコントロールゲー
ト（１６）をマスクにして不純物を前記半導体基板（１
１）に注入してソース／ドレイン領域層（１７，１８）
を形成する工程とを有することにより、リバーストンネ
リング現象を極力抑止し、非選択セルに於ける誤ったプ
ログラム書き込みを抑止することを可能にする半導体装
置の製造方法を提供するものである。
【００１０】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、図１〜図４に示すように、半導体基板（１１）上に
絶縁膜（１２），ポリシリコン層（１３）を順次形成
し、該ポリシリコン層（１３）上に選択酸化膜（１４）
を形成し、選択酸化膜（１４）をマスクにして、例えば
フッ素系および塩素系のガスを含み、側壁保護効果を弱
めたエッチングガスのみを用いたドライエッチングでポ
リシリコン層（１３）を途中までエッチングしたのち
に、選択酸化膜（１４）をマスクにして、臭化水素系の
ガスなどの側壁保護効果を生じるガスを含むエッチング
ガスを用いたドライエッチングでポリシリコン層（１
３）をエッチング・除去して、段差のついたフローティ
ングゲート（１３Ａ）を形成している。
ば、図１〜図４に示すように、半導体基板（１１）上に
絶縁膜（１２），ポリシリコン層（１３）を順次形成
し、該ポリシリコン層（１３）上に選択酸化膜（１４）
を形成し、選択酸化膜（１４）をマスクにして、例えば
フッ素系および塩素系のガスを含み、側壁保護効果を弱
めたエッチングガスのみを用いたドライエッチングでポ
リシリコン層（１３）を途中までエッチングしたのち
に、選択酸化膜（１４）をマスクにして、臭化水素系の
ガスなどの側壁保護効果を生じるガスを含むエッチング
ガスを用いたドライエッチングでポリシリコン層（１
３）をエッチング・除去して、段差のついたフローティ
ングゲート（１３Ａ）を形成している。
【００１１】上記のポリシリコン層（１３）をエッチン
グ・除去する工程において、側壁保護効果を弱めたガス
系を用いたエッチングでは、側壁保護が弱まり、、ポリ
シリコン層（１３）は所望のパターンよりも多少細めに
エッチングされる。また、側壁保護効果を生じるガスを
含むエッチングガスでのエッチングでは、側壁保護がな
されつつエッチングされることで、ほぼ所望のパターン
通りにエッチングされる。
グ・除去する工程において、側壁保護効果を弱めたガス
系を用いたエッチングでは、側壁保護が弱まり、、ポリ
シリコン層（１３）は所望のパターンよりも多少細めに
エッチングされる。また、側壁保護効果を生じるガスを
含むエッチングガスでのエッチングでは、側壁保護がな
されつつエッチングされることで、ほぼ所望のパターン
通りにエッチングされる。
【００１２】本発明では、ポリシリコン層（１３）をエ
ッチング・除去する工程の際に、上記の２つの性質の異
なるエッチングを途中で切り替えて２段階でおこなって
いるので、エッチング後に形成されるフローティングゲ
ート（１３Ａ）のパターンは上側が所望のパターンより
細くなり、下側がほぼ所望のパターンどおりにエッチン
グされることにより、その側面に段差（１３Ｂ）が形成
される。
ッチング・除去する工程の際に、上記の２つの性質の異
なるエッチングを途中で切り替えて２段階でおこなって
いるので、エッチング後に形成されるフローティングゲ
ート（１３Ａ）のパターンは上側が所望のパターンより
細くなり、下側がほぼ所望のパターンどおりにエッチン
グされることにより、その側面に段差（１３Ｂ）が形成
される。
【００１３】次いでこのフローティングゲート（１３
Ａ）をマスクにして、ウエットエッチングにより、絶縁
膜（１２）を選択的に除去し、同時に選択酸化膜（１
４）を全面エッチングして選択酸化膜（１４）の形成領
域を減少させて、フローティングゲート（１３Ａ）の幅
と選択酸化膜（１４）の幅をほぼ同一に合わせたのち
に、全面に酸化処理を施して、ゲート絶縁膜（１５）を
形成しても、その下地となるフローティングゲート（１
３Ａ）に段差（１３Ｂ）が形成されているので、リバー
ストンネリングの起こりやすいフローティングゲート
（１３Ａ）の下部の角部（ＫＢ）におけるゲート絶縁膜
（１５）の形状が、フローティングゲートの側面形状が
ストレートになっている従来に比して、尖鋭にならなく
なる。
Ａ）をマスクにして、ウエットエッチングにより、絶縁
膜（１２）を選択的に除去し、同時に選択酸化膜（１
４）を全面エッチングして選択酸化膜（１４）の形成領
域を減少させて、フローティングゲート（１３Ａ）の幅
と選択酸化膜（１４）の幅をほぼ同一に合わせたのち
に、全面に酸化処理を施して、ゲート絶縁膜（１５）を
形成しても、その下地となるフローティングゲート（１
３Ａ）に段差（１３Ｂ）が形成されているので、リバー
ストンネリングの起こりやすいフローティングゲート
（１３Ａ）の下部の角部（ＫＢ）におけるゲート絶縁膜
（１５）の形状が、フローティングゲートの側面形状が
ストレートになっている従来に比して、尖鋭にならなく
なる。
【００１４】従って、その上にコントロールゲート（１
６）を形成しても、その形状は下地膜であるゲート絶縁
膜（１５）の形状に依存するため、角部（ＫＢ）での断
面形状はそれほど尖鋭でなくなる。これにより、その後
素子を形成した後にコントロールゲート（１６）とフロ
ーティングゲート（１３Ａ）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれるなどの誤動作を極力抑止することが可能
になる。
６）を形成しても、その形状は下地膜であるゲート絶縁
膜（１５）の形状に依存するため、角部（ＫＢ）での断
面形状はそれほど尖鋭でなくなる。これにより、その後
素子を形成した後にコントロールゲート（１６）とフロ
ーティングゲート（１３Ａ）との間の電位差が大きくな
っても、その間で電子の移動が起こりにくくなり、従来
生じていた非選択セルでの尖鋭なコントロールゲートの
角部からフローティングゲートへの電子注入を極力抑止
することができるので、非選択セルに誤ってプログラム
が書き込まれるなどの誤動作を極力抑止することが可能
になる。
【００１５】
【実施例】以下に本発明の実施例に係る半導体装置の製
造方法を図面を参照しながら説明する。本発明の実施例
に係る半導体装置は、図６に示すようにコントロールゲ
ート（１７）がゲート絶縁膜（１６）を介してフローテ
ィングゲート（１５）の上部から側部にかけて形成され
てなることを特徴とするスプリット型フラッシュメモリ
である。
造方法を図面を参照しながら説明する。本発明の実施例
に係る半導体装置は、図６に示すようにコントロールゲ
ート（１７）がゲート絶縁膜（１６）を介してフローテ
ィングゲート（１５）の上部から側部にかけて形成され
てなることを特徴とするスプリット型フラッシュメモリ
である。
【００１６】まず、図１に示すように、半導体基板（１
１）上にSiO2膜からなる絶縁膜（１２）を９００℃のド
ライ酸化で形成し、膜厚約１５００Åのポリシリコン層
（１３）を形成する。その後、不図示のSiN 膜を堆積
し、所定の領域に開口を形成したのちにポリシリコン層
（１３）を９００℃の温度で熱酸化して、SiN 膜の開口
にＬＯＣＯＳ〔Local Oxidation of Silicon〕膜（１
４）を形成したのちにSiN膜を除去する。
１）上にSiO2膜からなる絶縁膜（１２）を９００℃のド
ライ酸化で形成し、膜厚約１５００Åのポリシリコン層
（１３）を形成する。その後、不図示のSiN 膜を堆積
し、所定の領域に開口を形成したのちにポリシリコン層
（１３）を９００℃の温度で熱酸化して、SiN 膜の開口
にＬＯＣＯＳ〔Local Oxidation of Silicon〕膜（１
４）を形成したのちにSiN膜を除去する。
【００１７】次に、図２に示すようにＬＯＣＯＳ膜（１
４）をマスクにして、流量３０SCCMのＳＦ6 ガス、流量
１００SCCMのＣｌ2 ガス、流量１００SCCMのＨｅガスを
用いて、圧力４００mTorr 、ＲＦパワー２００Ｗ、対向
電極間の間隔１．１ｃｍの条件下で、ポリシリコン層
（１３）を９００Å程度エッチングする。このエッチン
グの際には、エッチングガス系が側壁保護効果を弱くし
ているので、エッチングされたポリシリコン層（１３）
のパターンは、図２に示すようにマスクとなるＬＯＣＯ
Ｓ膜（１４）の幅よりも若干細めになる。
４）をマスクにして、流量３０SCCMのＳＦ6 ガス、流量
１００SCCMのＣｌ2 ガス、流量１００SCCMのＨｅガスを
用いて、圧力４００mTorr 、ＲＦパワー２００Ｗ、対向
電極間の間隔１．１ｃｍの条件下で、ポリシリコン層
（１３）を９００Å程度エッチングする。このエッチン
グの際には、エッチングガス系が側壁保護効果を弱くし
ているので、エッチングされたポリシリコン層（１３）
のパターンは、図２に示すようにマスクとなるＬＯＣＯ
Ｓ膜（１４）の幅よりも若干細めになる。
【００１８】次いで、図３に示すようにＬＯＣＯＳ膜
（１４）をマスクにして、流量１２０SCCMのＨＢｒガ
ス、流量１５０SCCMのＣｌ2 ガス、流量４００SCCMのＨ
ｅガスを用いて、圧力４００mTorr 、ＲＦパワー２００
Ｗ、対向電極間の間隔０．９ｃｍの条件下で、残余のポ
リシリコン層（１３）をエッチングして完全に選択除去
してフローティングゲート（１３Ａ）を形成する。
（１４）をマスクにして、流量１２０SCCMのＨＢｒガ
ス、流量１５０SCCMのＣｌ2 ガス、流量４００SCCMのＨ
ｅガスを用いて、圧力４００mTorr 、ＲＦパワー２００
Ｗ、対向電極間の間隔０．９ｃｍの条件下で、残余のポ
リシリコン層（１３）をエッチングして完全に選択除去
してフローティングゲート（１３Ａ）を形成する。
【００１９】このエッチングの際には、自身が反応生成
物を形成して、側壁に堆積することによって側壁保護を
する効果を有するＨＢｒが含まれているので、エッチン
グされたポリシリコン層（１３）のパターンは、図３に
示すようにマスクとなるＬＯＣＯＳ膜（１４）の幅とほ
ぼ等しくなり、その結果形成されるフローティングゲー
ト（１３Ａ）の側面には、図３に示すような段差（１３
Ｂ）が形成される。
物を形成して、側壁に堆積することによって側壁保護を
する効果を有するＨＢｒが含まれているので、エッチン
グされたポリシリコン層（１３）のパターンは、図３に
示すようにマスクとなるＬＯＣＯＳ膜（１４）の幅とほ
ぼ等しくなり、その結果形成されるフローティングゲー
ト（１３Ａ）の側面には、図３に示すような段差（１３
Ｂ）が形成される。
【００２０】次いで、図４に示すようにフッ酸系のエッ
チング液を用いてフローティングゲート直下の領域以外
に形成された絶縁膜（１２）を除去し、同時にＬＯＣＯ
Ｓ膜（１４）の全面を２００〜３００Å程度エッチング
・除去する。これにより、ＬＯＣＯＳ膜（１４）の形成
領域は小さくなり、図４に示すように直下のフローティ
ングゲート（１３Ａ）の幅とほぼ等しくなる。
チング液を用いてフローティングゲート直下の領域以外
に形成された絶縁膜（１２）を除去し、同時にＬＯＣＯ
Ｓ膜（１４）の全面を２００〜３００Å程度エッチング
・除去する。これにより、ＬＯＣＯＳ膜（１４）の形成
領域は小さくなり、図４に示すように直下のフローティ
ングゲート（１３Ａ）の幅とほぼ等しくなる。
【００２１】次に、全面を９５０℃の温度で熱酸化する
ことにより、膜厚２５０Å程度の熱酸化膜を形成し、図
５に示すように絶縁膜（１２）やＬＯＣＯＳ膜（１４）
とともに一体化されたゲート絶縁膜（１５）を形成す
る。このとき、下地となるフローティングゲート（１３
Ａ）に段差（１３Ｂ）が形成されているので、図５に示
すように、リバーストンネリングの起こりやすいフロー
ティングゲート（１３Ａ）の下部の角部（ＫＢ）におけ
るゲート絶縁膜（１５）の断面形状は、図１０に示すフ
ローティングゲートの側面形状がストレートになってい
る従来に比して、尖鋭にならなくなる。
ことにより、膜厚２５０Å程度の熱酸化膜を形成し、図
５に示すように絶縁膜（１２）やＬＯＣＯＳ膜（１４）
とともに一体化されたゲート絶縁膜（１５）を形成す
る。このとき、下地となるフローティングゲート（１３
Ａ）に段差（１３Ｂ）が形成されているので、図５に示
すように、リバーストンネリングの起こりやすいフロー
ティングゲート（１３Ａ）の下部の角部（ＫＢ）におけ
るゲート絶縁膜（１５）の断面形状は、図１０に示すフ
ローティングゲートの側面形状がストレートになってい
る従来に比して、尖鋭にならなくなる。
【００２２】次いで、ＷSi膜を１５００Å程度、ポリシ
リコンを１５００Å程度順次形成し、フローティングゲ
ート（１３Ａ）の上部から側部にかけて残存するように
パターニングしてコントロールゲート（１７）を形成
し、フローティングゲート（１３Ａ）及びコントロール
ゲート（１６）をマスクにして不純物を半導体基板（１
１）上に注入してソース／ドレイン領域層（１７，１
８）を形成することにより、図６に示すようなスプリッ
ト型フラッシュメモリが形成される。
リコンを１５００Å程度順次形成し、フローティングゲ
ート（１３Ａ）の上部から側部にかけて残存するように
パターニングしてコントロールゲート（１７）を形成
し、フローティングゲート（１３Ａ）及びコントロール
ゲート（１６）をマスクにして不純物を半導体基板（１
１）上に注入してソース／ドレイン領域層（１７，１
８）を形成することにより、図６に示すようなスプリッ
ト型フラッシュメモリが形成される。
【００２３】以上の工程で、ゲート絶縁膜（１５）上に
コントロールゲート（１６）を形成しても、その形状は
下地膜であるゲート絶縁膜（１５）の形状に依存するた
めに、コントロールゲート（１６）の角部は尖鋭でなく
なるので、その後素子を形成した後にコントロールゲー
ト（１６）とフローティングゲート（１３Ａ）との間の
電位差が大きくなっても、その間での電子の移動が起こ
りにくくなる。
コントロールゲート（１６）を形成しても、その形状は
下地膜であるゲート絶縁膜（１５）の形状に依存するた
めに、コントロールゲート（１６）の角部は尖鋭でなく
なるので、その後素子を形成した後にコントロールゲー
ト（１６）とフローティングゲート（１３Ａ）との間の
電位差が大きくなっても、その間での電子の移動が起こ
りにくくなる。
【００２４】これにより、従来生じていた非選択セルで
の尖鋭なコントロールゲートの角部からフローティング
ゲートへの電子注入を極力抑止することができるので、
非選択セルに誤ってプログラムが書き込まれるなどの誤
動作を極力抑止することが可能になる。なお、本実施例
では側壁保護効果を有するガスとして臭化水素ガスを用
いているが、本発明はこれに限らず、例えばＣＨ2Ｆ2の
ように、側壁保護を有するガスであればおよそどのよう
なガスであっても、同様の効果を奏する。
の尖鋭なコントロールゲートの角部からフローティング
ゲートへの電子注入を極力抑止することができるので、
非選択セルに誤ってプログラムが書き込まれるなどの誤
動作を極力抑止することが可能になる。なお、本実施例
では側壁保護効果を有するガスとして臭化水素ガスを用
いているが、本発明はこれに限らず、例えばＣＨ2Ｆ2の
ように、側壁保護を有するガスであればおよそどのよう
なガスであっても、同様の効果を奏する。
【００２５】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法によれば、半導体基板上に絶縁膜，ポリ
シリコン層を順次形成し、該ポリシリコン層上に選択酸
化膜を形成し、選択酸化膜をマスクにして、側壁保護効
果を弱めたエッチングガス系を用いたドライエッチング
でポリシリコン層を途中までエッチングしたのちに、選
択酸化膜をマスクにして、側壁保護効果を有するガスを
含むエッチングガスを用いたドライエッチングでポリシ
リコン層をエッチング・除去して、段差のついたフロー
ティングゲートを形成している。
装置の製造方法によれば、半導体基板上に絶縁膜，ポリ
シリコン層を順次形成し、該ポリシリコン層上に選択酸
化膜を形成し、選択酸化膜をマスクにして、側壁保護効
果を弱めたエッチングガス系を用いたドライエッチング
でポリシリコン層を途中までエッチングしたのちに、選
択酸化膜をマスクにして、側壁保護効果を有するガスを
含むエッチングガスを用いたドライエッチングでポリシ
リコン層をエッチング・除去して、段差のついたフロー
ティングゲートを形成している。
【００２６】これにより、ポリシリコン層をエッチング
・除去する工程の際に、上記の２つの性質の異なるエッ
チングを途中で切り替えて２段階でおこなっているの
で、エッチング後に形成されるフローティングゲートの
側面には段差が形成され、その後ゲート絶縁膜を形成し
ても、リバーストンネリングの起こりやすいフローティ
ングゲートの下部の角部におけるゲート絶縁膜の角部
（ＫＢ）の形状が、フローティングゲートの側面形状が
ストレートになっている従来に比して、尖鋭にならなく
なる。
・除去する工程の際に、上記の２つの性質の異なるエッ
チングを途中で切り替えて２段階でおこなっているの
で、エッチング後に形成されるフローティングゲートの
側面には段差が形成され、その後ゲート絶縁膜を形成し
ても、リバーストンネリングの起こりやすいフローティ
ングゲートの下部の角部におけるゲート絶縁膜の角部
（ＫＢ）の形状が、フローティングゲートの側面形状が
ストレートになっている従来に比して、尖鋭にならなく
なる。
【００２７】従って、その上にコントロールゲートを形
成しても、その角部は尖鋭でなくなるので、その後素子
を形成した後にコントロールゲートとフローティングゲ
ートとの間の電位差が大きくなっても、その間で電子の
移動が起こりにくくなり、非選択セルに誤ってプログラ
ムが書き込まれるなどの誤動作を極力抑止することが可
能になる。
成しても、その角部は尖鋭でなくなるので、その後素子
を形成した後にコントロールゲートとフローティングゲ
ートとの間の電位差が大きくなっても、その間で電子の
移動が起こりにくくなり、非選択セルに誤ってプログラ
ムが書き込まれるなどの誤動作を極力抑止することが可
能になる。
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第２の断面図である。
説明する第２の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第３の断面図である。
説明する第３の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する第４の断面図である。
説明する第４の断面図である。
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第５の断面図である。
説明する第５の断面図である。
【図６】本発明の実施例に係る半導体装置の製造方法を
説明する第６の断面図である。
説明する第６の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第４の断面図である。
る第４の断面図である。
【図１１】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１２】従来例に係る半導体装置の問題点を説明する
図である。
図である。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜，ポリシリコン層
を順次形成し、該ポリシリコン層上に選択酸化膜を形成
する工程と、 前記選択酸化膜をマスクにして、側壁保護効果を生じな
いガスのみからなるエッチングガスを用いたドライエッ
チングで前記ポリシリコン層を途中までエッチングした
のちに、前記選択酸化膜をマスクにして、側壁保護効果
を有するガスを含むエッチングガスを用いたドライエッ
チングで前記ポリシリコン層をエッチング・除去して、
段差が形成されたフローティングゲートを形成する工程
と、 前記フローティングゲートをマスクにしたウエットエッ
チングにより、前記絶縁膜を選択的に除去し、同時に前
記選択酸化膜を全面エッチングして前記選択酸化膜の形
成領域を減少させる工程と、 全面を酸化してゲート絶縁膜を形成したのちに、前記フ
ローティングゲートの上部から側部にかけてコントロー
ルゲートを形成し、前記フローティングゲート及びコン
トロールゲートをマスクにして不純物を前記半導体基板
に注入してソース／ドレイン領域層を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に絶縁膜，ポリシリコン層
を順次形成し、該ポリシリコン層上に選択酸化膜を形成
する工程と、 前記選択酸化膜をマスクにして、フッ素および塩素系の
ガスを含むエッチングガスを用いたドライエッチングで
前記ポリシリコン層を途中までエッチングしたのちに、
前記選択酸化膜をマスクにして、臭化水素系のガスを含
むエッチングガスを用いたドライエッチングで前記ポリ
シリコン層をエッチング・除去して、段差が形成された
フローティングゲートを形成する工程と、 前記フローティングゲートをマスクにしたウエットエッ
チングにより、前記絶縁膜を選択的に除去し、同時に前
記選択酸化膜を全面エッチングして前記選択酸化膜の形
成領域を減少させる工程と、 全面を酸化してゲート絶縁膜を形成したのちに、前記フ
ローティングゲートの上部から側部にかけてコントロー
ルゲートを形成し、前記フローティングゲート及びコン
トロールゲートをマスクにして不純物を前記半導体基板
に注入し、ソース／ドレイン領域層を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26759994A JP3397910B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26759994A JP3397910B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130260A JPH08130260A (ja) | 1996-05-21 |
| JP3397910B2 true JP3397910B2 (ja) | 2003-04-21 |
Family
ID=17446978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26759994A Expired - Fee Related JP3397910B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3397910B2 (ja) |
-
1994
- 1994-10-31 JP JP26759994A patent/JP3397910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130260A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |