JP3111420B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関し、更に言えば、スプリットゲート型のフラッシ
ュメモリの情報書き込み時の誤動作の抑止を目的とする
法に関し、更に言えば、スプリットゲート型のフラッシ
ュメモリの情報書き込み時の誤動作の抑止を目的とする
【０００２】
【従来の技術】以下で、従来例に係る半導体装置である
スプリット型フラッシュメモリの製造方法について図面
を参照しながら説明する。このスプリット型フラッシュ
メモリは、図１０に示すようにコントロールゲート
（７）がゲート絶縁膜（６）を介してフローティングゲ
ート（５）の上部から側部にかけて形成されてなるフラ
ッシュメモリである。
スプリット型フラッシュメモリの製造方法について図面
を参照しながら説明する。このスプリット型フラッシュ
メモリは、図１０に示すようにコントロールゲート
（７）がゲート絶縁膜（６）を介してフローティングゲ
ート（５）の上部から側部にかけて形成されてなるフラ
ッシュメモリである。
【０００３】これを作製するには、まず図６に示すよう
に、半導体基板（１）上にSiO2膜からなる第１のゲート
絶縁膜（２）とポリシリコン層（３）を順次形成し、ポ
リシリコン層（３）上にＬＯＣＯＳ膜（４）を形成す
る。次に、図７に示すようにＬＯＣＯＳ膜（４）をマス
クにしてポリシリコン層（３）をエッチング・除去し、
フローティングゲート（５）を形成する。
に、半導体基板（１）上にSiO2膜からなる第１のゲート
絶縁膜（２）とポリシリコン層（３）を順次形成し、ポ
リシリコン層（３）上にＬＯＣＯＳ膜（４）を形成す
る。次に、図７に示すようにＬＯＣＯＳ膜（４）をマス
クにしてポリシリコン層（３）をエッチング・除去し、
フローティングゲート（５）を形成する。
【０００４】次いで、図８に示すように絶縁膜（２）を
フッ酸系のエッチング液で等方性エッチングしてフロー
ティングゲート（５）直下にのみ残存するようにエッチ
ング・除去する。次に、図９に示すように常法にてＴＥ
ＯＳ（Tetraethyl orthosilicate）膜からなる第２のゲ
ート絶縁膜（６）を形成する。
フッ酸系のエッチング液で等方性エッチングしてフロー
ティングゲート（５）直下にのみ残存するようにエッチ
ング・除去する。次に、図９に示すように常法にてＴＥ
ＯＳ（Tetraethyl orthosilicate）膜からなる第２のゲ
ート絶縁膜（６）を形成する。
【０００５】その後、第２のゲート絶縁膜（６）の上に
ポリシリコン層を形成してフローティングゲート（５）
の上部から側部にかけて残存するようにパターニングし
てコントロールゲート（７）を形成し、こうして形成さ
れたフローティングゲート（５）及びコントロールゲー
ト（７）をマスクにして、不純物を半導体基板（１）上
に注入してソース／ドレイン領域層（８，９）を形成す
る。これにより図１０に示すようなスプリット型のフラ
ッシュメモリが形成される。
ポリシリコン層を形成してフローティングゲート（５）
の上部から側部にかけて残存するようにパターニングし
てコントロールゲート（７）を形成し、こうして形成さ
れたフローティングゲート（５）及びコントロールゲー
ト（７）をマスクにして、不純物を半導体基板（１）上
に注入してソース／ドレイン領域層（８，９）を形成す
る。これにより図１０に示すようなスプリット型のフラ
ッシュメモリが形成される。
【０００６】なお、上記のスプリット型フラッシュメモ
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
リにおいては、書き込み対象のメモリセル（以下選択セ
ルと称する）のトランジスタをＯＮさせて、電子をフロ
ーティングゲート（５）に注入することによりプログラ
ムの書き込みをしていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法によると、フローティングゲ
ート（５）の側面形状がストレートになっており、また
この上にゲート絶縁膜（６）を形成する酸化工程の際
に、フローティングゲート（５）の側面に形成されるＴ
ＥＯＳ膜からなる絶縁膜は一般に薄く形成されがちであ
るので、角部における第２のゲート絶縁膜（６）の形状
は、図１０に示すように先端が尖鋭な形状になってしま
う。
来の半導体装置の製造方法によると、フローティングゲ
ート（５）の側面形状がストレートになっており、また
この上にゲート絶縁膜（６）を形成する酸化工程の際
に、フローティングゲート（５）の側面に形成されるＴ
ＥＯＳ膜からなる絶縁膜は一般に薄く形成されがちであ
るので、角部における第２のゲート絶縁膜（６）の形状
は、図１０に示すように先端が尖鋭な形状になってしま
う。
【０００８】このため、その後コントロールゲート
（７）を形成すると、下地である第２のゲート絶縁膜
（６）の形状に依存するコントロールゲート（７）の角
部（７Ａ）の形状が尖鋭になり、かつコントロールゲー
ト（７）とフローティングゲート（５）との間の間隔が
狭くなる。これにより、この間に比較的高い電圧が印加
されると、その間で電子の移動がなされやすくなる。さ
らに、第２のゲート絶縁膜（６）の材料となるＴＥＯＳ
膜は、膜質が疎であるため、電子の移動はさらに容易に
なる。
（７）を形成すると、下地である第２のゲート絶縁膜
（６）の形状に依存するコントロールゲート（７）の角
部（７Ａ）の形状が尖鋭になり、かつコントロールゲー
ト（７）とフローティングゲート（５）との間の間隔が
狭くなる。これにより、この間に比較的高い電圧が印加
されると、その間で電子の移動がなされやすくなる。さ
らに、第２のゲート絶縁膜（６）の材料となるＴＥＯＳ
膜は、膜質が疎であるため、電子の移動はさらに容易に
なる。
【０００９】したがって図１１に示すように、書込み時
にコントロールゲート（５）の電圧（ＶCG）が０Ｖ，ソ
ース電圧（Ｖｓ）が１２Ｖ，ソース電圧（Ｖｓ）によっ
て誘起されるフローティングゲートの電圧（ＶFG）が１
０Ｖとなる非選択セルにおいて、コントロールゲート
（７）とフローティングゲート（５）との間の電位差が
約１０Ｖと大きくなるので、尖鋭なコントロールゲート
の角部（７Ａ）から電子（ｅ- ）が排出され、フローテ
ィングゲート（５）へと誤って注入されてしまうという
現象が生じる（以下でこの現象をリバーストンネリング
と称する）。
にコントロールゲート（５）の電圧（ＶCG）が０Ｖ，ソ
ース電圧（Ｖｓ）が１２Ｖ，ソース電圧（Ｖｓ）によっ
て誘起されるフローティングゲートの電圧（ＶFG）が１
０Ｖとなる非選択セルにおいて、コントロールゲート
（７）とフローティングゲート（５）との間の電位差が
約１０Ｖと大きくなるので、尖鋭なコントロールゲート
の角部（７Ａ）から電子（ｅ- ）が排出され、フローテ
ィングゲート（５）へと誤って注入されてしまうという
現象が生じる（以下でこの現象をリバーストンネリング
と称する）。
【００１０】以上により、書き込み禁止の非選択セルに
於いて、誤ってプログラムの書き込みがなされてしまう
などの誤動作が生じてしまうという問題が生じていた。
於いて、誤ってプログラムの書き込みがなされてしまう
などの誤動作が生じてしまうという問題が生じていた。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
上記従来の欠点に鑑み為されたもので、半導体基板（１
１）上に形成された第１のゲート酸化膜（１２）と、前
記第１のゲート酸化膜（１２）上に形成されたフローテ
ィングゲート（１５）と、前記半導体基板（１１）の一
部及びフローティングゲート（１５）を被覆するように
高温下での減圧ＣＶＤ法によって形成された第２のゲー
ト酸化膜（１６）と、前記第２のゲート酸化膜（１６）
を介して前記半導体基板（１１）の一部上及び前記フロ
ーティングゲート（１５）の上部から側部にかけて形成
されたコントロールゲート（１７）と、前記フローティ
ングゲート（１５）及びコントロールゲート（１７）に
隣接するように前記半導体基板（１１）表層に形成され
たソース／ドレイン領域層（１８，１９）とを具備し、
前記第２のゲート酸化膜（１６）を介して前記半導体基
板（１１）に形成されたコントロールゲート（１７）の
角部と前記フローティングゲート（１５）との距離を、
前記コントロールゲート（１７）の角部から前記フロー
ティングゲート（１５）への電子注入が抑止されるよう
に大きくしたことを特徴とする。また、その製造方法
は、半導体基板（１１）上に第１のゲート酸化膜（１
２），ポリシリコン層（１３）を順次形成し、該ポリシ
リコン層（１３）上に選択酸化膜（１４）を形成する工
程と、前記選択酸化膜（１４）をマスクにして、前記ポ
リシリコン層（１３）をエッチングしてフローティング
ゲート（１５）を形成する工程と、高温下での減圧ＣＶ
Ｄ法により第２のゲート酸化膜（１６）を前記半導体基
板（１１）の一部及び選択酸化膜（１４）及びフローテ
ィングゲート（１５）を被覆するように形成する工程
と、前記第２のゲート酸化膜（１６）を介して前記半導
体基板（１１）の一部上及び前記フローティングゲート
（１５）の上部から側部にかけてコントロールゲート
（１７）を形成する工程と、前記フローティングゲート
（１５）及びコントロールゲート（１７）をマスクにし
て不純物を前記半導体基板（１１）表層に注入し、ソー
ス／ドレイン領域層（１８，１９）を形成する工程とを
有し、前記高温下での減圧ＣＶＤ法により第２のゲート
酸化膜（１６）を形成することにより、前記第２のゲー
ト酸化膜（１６）を介して前記半導体基板（１１）に形
成されたコントロールゲート（１７）の角部と前記フロ
ーティングゲート（１５）との距離を、前記コントロー
ルゲート（１７）の角部から前記フローティングゲート
（１５）への電子注入が抑止されるように大きくしたこ
とを特徴とする。
上記従来の欠点に鑑み為されたもので、半導体基板（１
１）上に形成された第１のゲート酸化膜（１２）と、前
記第１のゲート酸化膜（１２）上に形成されたフローテ
ィングゲート（１５）と、前記半導体基板（１１）の一
部及びフローティングゲート（１５）を被覆するように
高温下での減圧ＣＶＤ法によって形成された第２のゲー
ト酸化膜（１６）と、前記第２のゲート酸化膜（１６）
を介して前記半導体基板（１１）の一部上及び前記フロ
ーティングゲート（１５）の上部から側部にかけて形成
されたコントロールゲート（１７）と、前記フローティ
ングゲート（１５）及びコントロールゲート（１７）に
隣接するように前記半導体基板（１１）表層に形成され
たソース／ドレイン領域層（１８，１９）とを具備し、
前記第２のゲート酸化膜（１６）を介して前記半導体基
板（１１）に形成されたコントロールゲート（１７）の
角部と前記フローティングゲート（１５）との距離を、
前記コントロールゲート（１７）の角部から前記フロー
ティングゲート（１５）への電子注入が抑止されるよう
に大きくしたことを特徴とする。また、その製造方法
は、半導体基板（１１）上に第１のゲート酸化膜（１
２），ポリシリコン層（１３）を順次形成し、該ポリシ
リコン層（１３）上に選択酸化膜（１４）を形成する工
程と、前記選択酸化膜（１４）をマスクにして、前記ポ
リシリコン層（１３）をエッチングしてフローティング
ゲート（１５）を形成する工程と、高温下での減圧ＣＶ
Ｄ法により第２のゲート酸化膜（１６）を前記半導体基
板（１１）の一部及び選択酸化膜（１４）及びフローテ
ィングゲート（１５）を被覆するように形成する工程
と、前記第２のゲート酸化膜（１６）を介して前記半導
体基板（１１）の一部上及び前記フローティングゲート
（１５）の上部から側部にかけてコントロールゲート
（１７）を形成する工程と、前記フローティングゲート
（１５）及びコントロールゲート（１７）をマスクにし
て不純物を前記半導体基板（１１）表層に注入し、ソー
ス／ドレイン領域層（１８，１９）を形成する工程とを
有し、前記高温下での減圧ＣＶＤ法により第２のゲート
酸化膜（１６）を形成することにより、前記第２のゲー
ト酸化膜（１６）を介して前記半導体基板（１１）に形
成されたコントロールゲート（１７）の角部と前記フロ
ーティングゲート（１５）との距離を、前記コントロー
ルゲート（１７）の角部から前記フローティングゲート
（１５）への電子注入が抑止されるように大きくしたこ
とを特徴とする。
【００１２】
【作用】本発明に係る半導体装置とその製造方法によれ
ば、図５に示すように第１のゲート酸化膜（１２）、フ
ローティングゲート（１５）及び選択酸化膜（１４）を
被覆するように形成する第２のゲート絶縁膜（１６）
を、例えば７５０℃以上８３０℃以下の温度範囲による
高温下での減圧ＣＶＤ法で形成している。
ば、図５に示すように第１のゲート酸化膜（１２）、フ
ローティングゲート（１５）及び選択酸化膜（１４）を
被覆するように形成する第２のゲート絶縁膜（１６）
を、例えば７５０℃以上８３０℃以下の温度範囲による
高温下での減圧ＣＶＤ法で形成している。
【００１３】このように高温下の減圧ＣＶＤ法で形成さ
れた膜は、ＨＴＯ（High Temperature Oxide）膜と呼ば
れている。このＨＴＯ膜は、従来用いていたＴＥＯＳ膜
に比してステップカバレージが良好であるという性質が
あるため、従来に比してフローティングゲート（１５）
の側面に厚く形成され、コントロールゲート（１７）の
角部とフローティングゲート（１５）との間の距離が比
較的大きくなる。さらにＨＴＯ膜はＴＥＯＳ膜に比して
膜質が密であり、膜質も良好であるという性質があるた
め、この膜中を電子が移動しにくくなる。
れた膜は、ＨＴＯ（High Temperature Oxide）膜と呼ば
れている。このＨＴＯ膜は、従来用いていたＴＥＯＳ膜
に比してステップカバレージが良好であるという性質が
あるため、従来に比してフローティングゲート（１５）
の側面に厚く形成され、コントロールゲート（１７）の
角部とフローティングゲート（１５）との間の距離が比
較的大きくなる。さらにＨＴＯ膜はＴＥＯＳ膜に比して
膜質が密であり、膜質も良好であるという性質があるた
め、この膜中を電子が移動しにくくなる。
【００１４】これにより、その後素子を形成した後にコ
ントロールゲート（１６）とフローティングゲート（１
５）との間の電位差が大きくなっても、その間で電子の
移動が起こりにくくなり、従来生じていた非選択セルで
の尖鋭なコントロールゲートの角部からフローティング
ゲートへの電子注入を極力抑止することができるので、
非選択セルに誤ってプログラムが書き込まれるなどの誤
動作を極力抑止することが可能になる。
ントロールゲート（１６）とフローティングゲート（１
５）との間の電位差が大きくなっても、その間で電子の
移動が起こりにくくなり、従来生じていた非選択セルで
の尖鋭なコントロールゲートの角部からフローティング
ゲートへの電子注入を極力抑止することができるので、
非選択セルに誤ってプログラムが書き込まれるなどの誤
動作を極力抑止することが可能になる。
【００１５】
【実施例】以下に本発明の実施例に係る半導体装置とそ
の製造方法について図面を参照しながら説明する。本発
明の実施例に係る半導体装置は、図５に示すようにコン
トロールゲート（１７）がゲート酸化膜（１６）を介し
てフローティングゲート（１５）の上部から側部にかけ
て形成されてなることを特徴とするスプリットゲート型
のフラッシュメモリである。
の製造方法について図面を参照しながら説明する。本発
明の実施例に係る半導体装置は、図５に示すようにコン
トロールゲート（１７）がゲート酸化膜（１６）を介し
てフローティングゲート（１５）の上部から側部にかけ
て形成されてなることを特徴とするスプリットゲート型
のフラッシュメモリである。
【００１６】まず、図１に示すように、半導体基板（１
１）上にSiO2膜からなる第１のゲート絶縁膜（１２）を
９００℃のドライ酸化で形成し、膜厚約１５００Åのポ
リシリコン層（１３）を形成する。その後、不図示のSi
N 膜を堆積し、所定の領域に開口を形成したのちにポリ
シリコン層（１３）を９００℃の温度で熱酸化して、Si
N 膜の開口にＬＯＣＯＳ〔Local Oxidation of Silico
n〕膜（１４）を形成したのちにSiN 膜を除去する。
１）上にSiO2膜からなる第１のゲート絶縁膜（１２）を
９００℃のドライ酸化で形成し、膜厚約１５００Åのポ
リシリコン層（１３）を形成する。その後、不図示のSi
N 膜を堆積し、所定の領域に開口を形成したのちにポリ
シリコン層（１３）を９００℃の温度で熱酸化して、Si
N 膜の開口にＬＯＣＯＳ〔Local Oxidation of Silico
n〕膜（１４）を形成したのちにSiN 膜を除去する。
【００１７】次にＬＯＣＯＳ膜（１４）をマスクにし
て、図２に示すように流量１２０SCCMのＨＢｒガス、流
量１５０SCCMのＣｌ2 ガス、流量４００SCCMのＨｅガス
を用いて、圧力４００mTorr 、ＲＦパワー２００Ｗ、対
向電極間の間隔０．９ｃｍの条件下で、残余のポリシリ
コン層（１３）をエッチングして完全に選択除去してフ
ローティングゲート（１５）を形成する。
て、図２に示すように流量１２０SCCMのＨＢｒガス、流
量１５０SCCMのＣｌ2 ガス、流量４００SCCMのＨｅガス
を用いて、圧力４００mTorr 、ＲＦパワー２００Ｗ、対
向電極間の間隔０．９ｃｍの条件下で、残余のポリシリ
コン層（１３）をエッチングして完全に選択除去してフ
ローティングゲート（１５）を形成する。
【００１８】次いで、図３に示すようにフッ酸系のエッ
チング液を用いてフローティングゲート直下の領域以外
に形成された第１のゲート絶縁膜（１２）を除去する。
次に、図４に示すようにモノシラン（ＳｉＨ4 ）とＮ2
Ｏ とを流量比３００ｃｃ：３０００ｃｃの比率で用
い、真空度９０Ｐａ、温度８００℃の条件下の減圧ＣＶ
Ｄ法で酸化膜（以下でこのようにして形成された酸化膜
をＨＴＯ膜と称する）からなる第２のゲート絶縁膜（１
６）を約１６０Åの厚さに形成する。
チング液を用いてフローティングゲート直下の領域以外
に形成された第１のゲート絶縁膜（１２）を除去する。
次に、図４に示すようにモノシラン（ＳｉＨ4 ）とＮ2
Ｏ とを流量比３００ｃｃ：３０００ｃｃの比率で用
い、真空度９０Ｐａ、温度８００℃の条件下の減圧ＣＶ
Ｄ法で酸化膜（以下でこのようにして形成された酸化膜
をＨＴＯ膜と称する）からなる第２のゲート絶縁膜（１
６）を約１６０Åの厚さに形成する。
【００１９】このＨＴＯ膜はステップカバレージが良好
なので、フローティングゲート（１５）の側壁に比較的
厚く付着しやすくなる。フローティングゲート（１５）
の側面にはＴＥＯＳ膜の場合に比べると、３０％ほど厚
めに形成される。次いで、他の領域に形成されたトラン
ジスタのゲート絶縁膜となる不図示の酸化膜を１６０Å
程度形成した後に、ＷSi膜を１５００Å程度、ポリシリ
コンを１５００Å程度順次形成し、フローティングゲー
ト（１５）の上部から側部にかけて残存するようにパタ
ーニングしてコントロールゲート（１７）を形成し、フ
ローティングゲート（１５）及びコントロールゲート
（１７）をマスクにして不純物を半導体基板（１１）上
に注入してソース／ドレイン領域層（１８，１９）を形
成することにより、図５に示すような、第２のゲート絶
縁膜（６）がＨＴＯ膜からなるスプリット型フラッシュ
メモリが形成される。
なので、フローティングゲート（１５）の側壁に比較的
厚く付着しやすくなる。フローティングゲート（１５）
の側面にはＴＥＯＳ膜の場合に比べると、３０％ほど厚
めに形成される。次いで、他の領域に形成されたトラン
ジスタのゲート絶縁膜となる不図示の酸化膜を１６０Å
程度形成した後に、ＷSi膜を１５００Å程度、ポリシリ
コンを１５００Å程度順次形成し、フローティングゲー
ト（１５）の上部から側部にかけて残存するようにパタ
ーニングしてコントロールゲート（１７）を形成し、フ
ローティングゲート（１５）及びコントロールゲート
（１７）をマスクにして不純物を半導体基板（１１）上
に注入してソース／ドレイン領域層（１８，１９）を形
成することにより、図５に示すような、第２のゲート絶
縁膜（６）がＨＴＯ膜からなるスプリット型フラッシュ
メモリが形成される。
【００２０】上記の製造工程を経て形成された半導体装
置をウエハ段階で良品検査した。この検査は、８９％シ
ュリンクのウエハ上に、上記のＨＴＯ膜を絶縁膜として
用いた工程を経て形成された理論収率２６１石のトラン
ジスタを形成し、ウエハ４８枚の１ロットについて、ウ
エハ１枚あたりの良品率と、リバーストンネリング不良
率を調べる試験である。
置をウエハ段階で良品検査した。この検査は、８９％シ
ュリンクのウエハ上に、上記のＨＴＯ膜を絶縁膜として
用いた工程を経て形成された理論収率２６１石のトラン
ジスタを形成し、ウエハ４８枚の１ロットについて、ウ
エハ１枚あたりの良品率と、リバーストンネリング不良
率を調べる試験である。
【００２１】比較対照のため、従来のＴＥＯＳを用いた
製造方法を用いて同じ条件で同様の試験を行った。それ
ぞれの結果を以下の表１に示す。
製造方法を用いて同じ条件で同様の試験を行った。それ
ぞれの結果を以下の表１に示す。
【００２２】
【表１】
【００２３】上記の表１に示すように、従来のＴＥＯＳ
膜を用いた製造方法ではウエハ１枚あたりの良品率が
０．０石／ウエハ（０．０％）であり、リバーストンネ
リング不良率が１６６．５石／ウエハ（６３．５％）で
あった。一方、本実施例のＨＴＯ膜を用いた製造方法に
よればウエハ１枚あたりの良品率が１３８．０石／ウエ
ハ（５３．１％）であり、リバーストンネリング不良率
が１２．５石／ウエハ（４．８％）であった。
膜を用いた製造方法ではウエハ１枚あたりの良品率が
０．０石／ウエハ（０．０％）であり、リバーストンネ
リング不良率が１６６．５石／ウエハ（６３．５％）で
あった。一方、本実施例のＨＴＯ膜を用いた製造方法に
よればウエハ１枚あたりの良品率が１３８．０石／ウエ
ハ（５３．１％）であり、リバーストンネリング不良率
が１２．５石／ウエハ（４．８％）であった。
【００２４】この結果に示すように、従来のＴＥＯＳ膜
を用いた製造工程によって形成された場合に比して、本
実施例のようにＨＴＯ膜を用いた場合の方がリバースト
ンネリング不良率が極めて低く、かつ良品率が著しく高
くなっていることがわかる。以上説明したように本実施
例の半導体装置の製造方法によれば、第２のゲート絶縁
膜（１６）の材料としてＨＴＯ膜を用いている。ＨＴＯ
膜はＴＥＯＳ膜に比してステップカバレージが良好で、
ＴＥＯＳで第２のゲート絶縁膜を形成していた従来に比
してフローティングゲート（１５）の側面に３０％程度
厚く形成されるので、その後第２のゲート絶縁膜（１
６）上に形成されるコントロールゲート（１７）の角部
とフローティングゲート（１５）との間の距離が比較的
大きくなる。
を用いた製造工程によって形成された場合に比して、本
実施例のようにＨＴＯ膜を用いた場合の方がリバースト
ンネリング不良率が極めて低く、かつ良品率が著しく高
くなっていることがわかる。以上説明したように本実施
例の半導体装置の製造方法によれば、第２のゲート絶縁
膜（１６）の材料としてＨＴＯ膜を用いている。ＨＴＯ
膜はＴＥＯＳ膜に比してステップカバレージが良好で、
ＴＥＯＳで第２のゲート絶縁膜を形成していた従来に比
してフローティングゲート（１５）の側面に３０％程度
厚く形成されるので、その後第２のゲート絶縁膜（１
６）上に形成されるコントロールゲート（１７）の角部
とフローティングゲート（１５）との間の距離が比較的
大きくなる。
【００２５】また、ＨＴＯ膜はＴＥＯＳ膜に比して膜質
が密であり、膜質が良好であるため、この膜中を電子が
移動しにくくなると推察される。これらの理由により、
その後素子を形成した後にコントロールゲート（１７）
とフローティングゲート（１５）との間の電位差が大き
くなっても、その間で電子の移動が起こりにくくなり、
非選択セルで従来生じていたコントロールゲートの角部
からフローティングゲートへの電子注入を極力抑止する
ことができ、非選択セルに誤ってプログラムが書き込ま
れるなどの誤動作を極力抑止することが可能になる。
が密であり、膜質が良好であるため、この膜中を電子が
移動しにくくなると推察される。これらの理由により、
その後素子を形成した後にコントロールゲート（１７）
とフローティングゲート（１５）との間の電位差が大き
くなっても、その間で電子の移動が起こりにくくなり、
非選択セルで従来生じていたコントロールゲートの角部
からフローティングゲートへの電子注入を極力抑止する
ことができ、非選択セルに誤ってプログラムが書き込ま
れるなどの誤動作を極力抑止することが可能になる。
【００２６】なお、本実施例では第２のゲート絶縁膜
（１６）を形成する際に８００℃の減圧ＣＶＤ法で形成
しているが、本発明はこれに限らず、７５０℃以上８３
０℃以下の温度範囲の条件下であれば、本実施例と同様
の効果を奏する。
（１６）を形成する際に８００℃の減圧ＣＶＤ法で形成
しているが、本発明はこれに限らず、７５０℃以上８３
０℃以下の温度範囲の条件下であれば、本実施例と同様
の効果を奏する。
【００２７】
【発明の効果】以上説明したように本発明に係る半導体
装置とその製造方法によれば、第１のゲート酸化膜（１
２）、フローティングゲート（１５）及び選択酸化膜
（１４）を被覆するように形成する第２のゲート絶縁膜
（１６）を、例えば７５０℃以上８３０℃以下の温度範
囲による高温下での減圧ＣＶＤ法で形成している。
装置とその製造方法によれば、第１のゲート酸化膜（１
２）、フローティングゲート（１５）及び選択酸化膜
（１４）を被覆するように形成する第２のゲート絶縁膜
（１６）を、例えば７５０℃以上８３０℃以下の温度範
囲による高温下での減圧ＣＶＤ法で形成している。
【００２８】これにより、第２のゲート酸化膜（１６）
を介して前記半導体基板（１１）に形成されたコントロ
ールゲート（１７）の角部と前記フローティングゲート
（１５）との距離を、前記コントロールゲート（１７）
の角部から前記フローティングゲート（１５）への電子
注入が抑止されるように大きくすることができ、その後
素子を形成した後にコントロールゲート（１７）とフロ
ーティングゲート（１５）との間の電位差が大きくなっ
たとしても、その間で電子の移動が起こり難くなり、従
来生じていた非選択セルでの尖鋭なコントロールゲート
の角部からフローティングゲートへの電子注入を極力抑
止することができ、非選択セルに誤ってプログラムが書
き込まれるなどの誤動作を極力抑止することが可能にな
る。
を介して前記半導体基板（１１）に形成されたコントロ
ールゲート（１７）の角部と前記フローティングゲート
（１５）との距離を、前記コントロールゲート（１７）
の角部から前記フローティングゲート（１５）への電子
注入が抑止されるように大きくすることができ、その後
素子を形成した後にコントロールゲート（１７）とフロ
ーティングゲート（１５）との間の電位差が大きくなっ
たとしても、その間で電子の移動が起こり難くなり、従
来生じていた非選択セルでの尖鋭なコントロールゲート
の角部からフローティングゲートへの電子注入を極力抑
止することができ、非選択セルに誤ってプログラムが書
き込まれるなどの誤動作を極力抑止することが可能にな
る。
【図１】本発明の実施例に係る半導体装置の製造方法を
説明する第１の断面図である。
説明する第１の断面図である。
【図２】本発明の実施例に係る半導体装置の製造方法を
説明する第２の断面図である。
説明する第２の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
説明する第３の断面図である。
説明する第３の断面図である。
【図４】本発明の実施例に係る半導体装置の製造方法を
説明する第４の断面図である。
説明する第４の断面図である。
【図５】本発明の実施例に係る半導体装置の製造方法を
説明する第５の断面図である。
説明する第５の断面図である。
【図６】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
【図９】従来例に係る半導体装置の製造方法を説明する
第４の断面図である。
第４の断面図である。
【図１０】従来例に係る半導体装置の製造方法を説明す
る第５の断面図である。
る第５の断面図である。
【図１１】従来例に係る半導体装置の問題点を説明する
図である。
図である。
Claims (3)
- 【請求項１】 半導体基板（１１）上に形成された第１
のゲート酸化膜（１２）と、 前記第１のゲート酸化膜（１２）上に形成されたフロー
ティングゲート（１５）と、 前記半導体基板（１１）の一部及びフローティングゲー
ト（１５）を被覆するように高温下での減圧ＣＶＤ法に
よるＨＴＯ膜から成る第２のゲート酸化膜（１６）と、 前記第２のゲート酸化膜（１６）を介して前記半導体基
板（１１）の一部上及び前記フローティングゲート（１
５）の上部から側部にかけて形成されたコントロールゲ
ート（１７）と、 前記フローティングゲート（１５）及びコントロールゲ
ート（１７）に隣接するように前記半導体基板（１１）
表層に形成されたソース／ドレイン領域層（１８，１
９）とを具備したことを特徴とする半導体装置。 - 【請求項２】 半導体基板（１１）上に第１のゲート酸
化膜（１２），ポリシリコン層（１３）を順次形成し、
該ポリシリコン層（１３）上に選択酸化膜（１４）を形
成する工程と、 前記選択酸化膜（１４）をマスクにして、前記ポリシリ
コン層（１３）をエッチングしてフローティングゲート
（１５）を形成する工程と、 高温下での減圧ＣＶＤ法によるＨＴＯ膜から成る第２の
ゲート酸化膜（１６）を前記半導体基板（１１）の一部
及び選択酸化膜（１４）及びフローティングゲート（１
５）を被覆するように形成する工程と、 前記第２のゲート酸化膜（１６）を介して前記半導体基
板（１１）の一部上及び前記フローティングゲート（１
５）の上部から側部にかけてコントロールゲート（１
７）を形成する工程と、 前記フローティングゲート（１５）及びコントロールゲ
ート（１７）をマスクにして不純物を前記半導体基板
（１１）表層に注入し、ソース／ドレイン領域層（１
８，１９）を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】前記高温下での減圧ＣＶＤ法は、７５０℃
以上８３０℃以下の温度範囲で行うことを特徴とする請
求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06267601A JP3111420B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06267601A JP3111420B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130261A JPH08130261A (ja) | 1996-05-21 |
| JP3111420B2 true JP3111420B2 (ja) | 2000-11-20 |
Family
ID=17447002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06267601A Expired - Lifetime JP3111420B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111420B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452316B1 (ko) * | 1997-12-31 | 2005-04-06 | 삼성전자주식회사 | 비휘발성 반도체 소자 제조방법 |
-
1994
- 1994-10-31 JP JP06267601A patent/JP3111420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130261A (ja) | 1996-05-21 |
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