JPH0878550A - 浮遊ゲート型不揮発性半導体記憶装置の製造方法 - Google Patents
浮遊ゲート型不揮発性半導体記憶装置の製造方法Info
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- JPH0878550A JPH0878550A JP6238422A JP23842294A JPH0878550A JP H0878550 A JPH0878550 A JP H0878550A JP 6238422 A JP6238422 A JP 6238422A JP 23842294 A JP23842294 A JP 23842294A JP H0878550 A JPH0878550 A JP H0878550A
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Landscapes
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Abstract
(57)【要約】
【目的】 浮遊ゲートと制御ゲートとの間の絶縁膜の膜
質を高めて、データ保持特性が優れた浮遊ゲート型不揮
発性半導体記憶装置を製造する。 【構成】 Ｓｉ3 Ｎ4 膜１１の表面を酸化してＳｉＯ2
膜２１を形成し、このＳｉＯ2 膜２１を除去した後、再
びＳｉＯ2 膜１２を形成する。ＳｉＯ2 膜２１の形成に
際してＳｉ3 Ｎ4 膜１１の表面近傍の窒素がＳｉ3 Ｎ4
膜１１内へ押し込まれ、ＳｉＯ2 膜１２の形成に際して
も窒素がＳｉ3 Ｎ4 膜１１内へ押し込まれる。このた
め、Ｓｉ3 Ｎ4 膜１１の表面近傍における窒素の濃度が
形成当初は化学量論的組成より低くても、窒素の濃度が
高まって化学量論的組成に近づく。
質を高めて、データ保持特性が優れた浮遊ゲート型不揮
発性半導体記憶装置を製造する。 【構成】 Ｓｉ3 Ｎ4 膜１１の表面を酸化してＳｉＯ2
膜２１を形成し、このＳｉＯ2 膜２１を除去した後、再
びＳｉＯ2 膜１２を形成する。ＳｉＯ2 膜２１の形成に
際してＳｉ3 Ｎ4 膜１１の表面近傍の窒素がＳｉ3 Ｎ4
膜１１内へ押し込まれ、ＳｉＯ2 膜１２の形成に際して
も窒素がＳｉ3 Ｎ4 膜１１内へ押し込まれる。このた
め、Ｓｉ3 Ｎ4 膜１１の表面近傍における窒素の濃度が
形成当初は化学量論的組成より低くても、窒素の濃度が
高まって化学量論的組成に近づく。
Description
【０００１】
【産業上の利用分野】本願の発明は、浮遊ゲートと制御
ゲートとを容量結合させる浮遊ゲート型不揮発性半導体
記憶装置の製造方法に関するものである。
ゲートとを容量結合させる浮遊ゲート型不揮発性半導体
記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ
ＥＥＰＲＯＭ等の浮遊ゲート型不揮発性半導体記憶装置
では、浮遊ゲートと制御ゲートとを容量結合させる必要
がある。このため、誘電率が高くて容量結合特性が高い
Ｓｉ3 Ｎ4 膜を、このＳｉ3 Ｎ4 膜中に多く存在するト
ラップに電荷が取り込まれるのを防止するＳｉＯ2 膜で
挟持した三層膜であるＯＮＯ膜が、容量結合用の絶縁膜
として一般的に用いられている。
ＥＥＰＲＯＭ等の浮遊ゲート型不揮発性半導体記憶装置
では、浮遊ゲートと制御ゲートとを容量結合させる必要
がある。このため、誘電率が高くて容量結合特性が高い
Ｓｉ3 Ｎ4 膜を、このＳｉ3 Ｎ4 膜中に多く存在するト
ラップに電荷が取り込まれるのを防止するＳｉＯ2 膜で
挟持した三層膜であるＯＮＯ膜が、容量結合用の絶縁膜
として一般的に用いられている。
【０００３】図７は、理想的なＯＮＯ膜におけるＳｉ3
Ｎ4 膜１１と上層側のＳｉＯ2 膜１２とを示している。
この図７に示す様に、Ｓｉ3 Ｎ4 膜１１の窒素濃度が化
学量論的組成で一定であるのが、理想的なＯＮＯ膜であ
る。この様な理想的なＯＮＯ膜におけるＳｉ3 Ｎ4 膜１
１は、下層側のＳｉＯ2 膜（図示せず）や浮遊ゲートを
形成している多結晶Ｓｉ膜（図示せず）をＮＨ3 等の雰
囲気中で高温で窒化することによって形成することがで
きる。
Ｎ4 膜１１と上層側のＳｉＯ2 膜１２とを示している。
この図７に示す様に、Ｓｉ3 Ｎ4 膜１１の窒素濃度が化
学量論的組成で一定であるのが、理想的なＯＮＯ膜であ
る。この様な理想的なＯＮＯ膜におけるＳｉ3 Ｎ4 膜１
１は、下層側のＳｉＯ2 膜（図示せず）や浮遊ゲートを
形成している多結晶Ｓｉ膜（図示せず）をＮＨ3 等の雰
囲気中で高温で窒化することによって形成することがで
きる。
【０００４】しかし、高温の処理を施すと、浮遊ゲート
を形成している多結晶Ｓｉ膜の結晶粒が成長して、多結
晶Ｓｉ膜の凹凸が大きくなる。この結果、この凹凸に電
界が集中して、浮遊ゲートから電荷が放出され易くな
る。従って、この様な高温の処理はＥＰＲＯＭ等の製造
工程に適していない。このため、従来は、減圧ＣＶＤ法
等でＳｉ3 Ｎ4 膜を形成し、このＳｉ3 Ｎ4 膜の表面を
酸化してＳｉＯ2 膜を形成していた。
を形成している多結晶Ｓｉ膜の結晶粒が成長して、多結
晶Ｓｉ膜の凹凸が大きくなる。この結果、この凹凸に電
界が集中して、浮遊ゲートから電荷が放出され易くな
る。従って、この様な高温の処理はＥＰＲＯＭ等の製造
工程に適していない。このため、従来は、減圧ＣＶＤ法
等でＳｉ3 Ｎ4 膜を形成し、このＳｉ3 Ｎ4 膜の表面を
酸化してＳｉＯ2 膜を形成していた。
【０００５】
【発明が解決しようとする課題】ところが、減圧ＣＶＤ
法で形成したＳｉ3 Ｎ4 膜では、窒素の濃度が膜厚方向
に一定でなく、表面近傍の窒素の濃度が化学量論的組成
よりも低い。このため、Ｓｉ3 Ｎ4 膜の膜質が良くな
く、しかも素子の微細化のためにＯＮＯ膜の膜厚を厚く
することもできないので、ＯＮＯ膜の膜質が良くなかっ
た。従って、従来の方法で製造された浮遊ゲート型不揮
発性半導体記憶装置では、浮遊ゲート中に注入された電
荷がＯＮＯ膜を介して制御ゲートへ徐々に放出され、優
れたデータ保持特性を得ることができなかった。
法で形成したＳｉ3 Ｎ4 膜では、窒素の濃度が膜厚方向
に一定でなく、表面近傍の窒素の濃度が化学量論的組成
よりも低い。このため、Ｓｉ3 Ｎ4 膜の膜質が良くな
く、しかも素子の微細化のためにＯＮＯ膜の膜厚を厚く
することもできないので、ＯＮＯ膜の膜質が良くなかっ
た。従って、従来の方法で製造された浮遊ゲート型不揮
発性半導体記憶装置では、浮遊ゲート中に注入された電
荷がＯＮＯ膜を介して制御ゲートへ徐々に放出され、優
れたデータ保持特性を得ることができなかった。
【０００６】
【課題を解決するための手段】請求項１の浮遊ゲート型
不揮発性半導体記憶装置の製造方法は、浮遊ゲート１６
の上層に半導体窒化膜１１を形成する工程と、前記半導
体窒化膜１１の表面を酸化して、この半導体窒化膜１１
上に第１の半導体酸化膜２１を形成する工程と、前記第
１の半導体酸化膜２１を除去する工程と、前記除去の後
に、前記半導体窒化膜１１の表面を酸化して、この半導
体窒化膜１１上に第２の半導体酸化膜１２を形成する工
程と、前記第２の半導体酸化膜１２上に制御ゲート２５
を形成する工程とを有することを特徴としている。
不揮発性半導体記憶装置の製造方法は、浮遊ゲート１６
の上層に半導体窒化膜１１を形成する工程と、前記半導
体窒化膜１１の表面を酸化して、この半導体窒化膜１１
上に第１の半導体酸化膜２１を形成する工程と、前記第
１の半導体酸化膜２１を除去する工程と、前記除去の後
に、前記半導体窒化膜１１の表面を酸化して、この半導
体窒化膜１１上に第２の半導体酸化膜１２を形成する工
程と、前記第２の半導体酸化膜１２上に制御ゲート２５
を形成する工程とを有することを特徴としている。
【０００７】請求項２の浮遊ゲート型不揮発性半導体記
憶装置の製造方法は、請求項１の浮遊ゲート型不揮発性
半導体記憶装置の製造方法において、前記半導体窒化膜
１１の形成をＣＶＤ法によって行うことを特徴としてい
る。
憶装置の製造方法は、請求項１の浮遊ゲート型不揮発性
半導体記憶装置の製造方法において、前記半導体窒化膜
１１の形成をＣＶＤ法によって行うことを特徴としてい
る。
【０００８】請求項３の浮遊ゲート型不揮発性半導体記
憶装置の製造方法は、請求項１または２の浮遊ゲート型
不揮発性半導体記憶装置の製造方法において、前記除去
をウエットエッチングによって行うことを特徴としてい
る。
憶装置の製造方法は、請求項１または２の浮遊ゲート型
不揮発性半導体記憶装置の製造方法において、前記除去
をウエットエッチングによって行うことを特徴としてい
る。
【０００９】
【作用】請求項１の浮遊ゲート型不揮発性半導体記憶装
置の製造方法では、半導体窒化膜１１の表面を酸化して
半導体酸化膜２１、１２を形成しており、この酸化に際
して、半導体窒化膜１１の表面近傍の窒素が半導体窒化
膜１１内へ押し込まれる。そして、一旦形成した第１の
半導体酸化膜２１を除去してから再び第２の半導体酸化
膜１２を形成しているので、半導体窒化膜１１の表面近
傍の窒素が半導体窒化膜１１内へ十分に押し込まれる。
置の製造方法では、半導体窒化膜１１の表面を酸化して
半導体酸化膜２１、１２を形成しており、この酸化に際
して、半導体窒化膜１１の表面近傍の窒素が半導体窒化
膜１１内へ押し込まれる。そして、一旦形成した第１の
半導体酸化膜２１を除去してから再び第２の半導体酸化
膜１２を形成しているので、半導体窒化膜１１の表面近
傍の窒素が半導体窒化膜１１内へ十分に押し込まれる。
【００１０】従って、半導体窒化膜１１の表面近傍にお
ける窒素の濃度が形成当初は化学量論的組成より低くて
も、窒素の濃度が高まって化学量論的組成に近づく。し
かも、一旦形成した第１の半導体酸化膜２１を除去して
いるので、浮遊ゲート１６と制御ゲート２５との間の絶
縁膜２２を薄膜化することができる。
ける窒素の濃度が形成当初は化学量論的組成より低くて
も、窒素の濃度が高まって化学量論的組成に近づく。し
かも、一旦形成した第１の半導体酸化膜２１を除去して
いるので、浮遊ゲート１６と制御ゲート２５との間の絶
縁膜２２を薄膜化することができる。
【００１１】請求項２の浮遊ゲート型不揮発性半導体記
憶装置の製造方法では、半導体窒化膜１１の表面近傍に
おける窒素の濃度が形成当初は化学量論的組成より低い
が、半導体膜１６を窒化性雰囲気中で窒化する場合より
も低い温度で半導体窒化膜１１を形成することができ
る。
憶装置の製造方法では、半導体窒化膜１１の表面近傍に
おける窒素の濃度が形成当初は化学量論的組成より低い
が、半導体膜１６を窒化性雰囲気中で窒化する場合より
も低い温度で半導体窒化膜１１を形成することができ
る。
【００１２】請求項３の浮遊ゲート型不揮発性半導体記
憶装置の製造方法では、形成済の半導体窒化膜１１に損
傷を与えることなく第１の半導体酸化膜２１を除去する
ことができる。
憶装置の製造方法では、形成済の半導体窒化膜１１に損
傷を与えることなく第１の半導体酸化膜２１を除去する
ことができる。
【００１３】
【実施例】以下、周辺回路に高耐圧トランジスタと通常
耐圧トランジスタとを含むＥＰＲＯＭの製造に適用した
本願の発明の一実施例を、図１〜６を参照しながら説明
する。本実施例では、図２及び図３（ａ）に示す様に、
Ｓｉ基板１３の表面にＬＯＣＯＳ法でＳｉＯ2 膜１４を
選択的に形成して素子分離領域を区画する。
耐圧トランジスタとを含むＥＰＲＯＭの製造に適用した
本願の発明の一実施例を、図１〜６を参照しながら説明
する。本実施例では、図２及び図３（ａ）に示す様に、
Ｓｉ基板１３の表面にＬＯＣＯＳ法でＳｉＯ2 膜１４を
選択的に形成して素子分離領域を区画する。
【００１４】その後、ＳｉＯ2 膜１４に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
５を形成する。そして、１００〜１５０ｎｍ程度の膜厚
の多結晶Ｓｉ膜１６をＣＶＤ法で全面に堆積させ、図２
に示す様に、後に形成するビット線と平行な縞状のパタ
ーンに多結晶Ｓｉ膜１６を加工する。
子活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１
５を形成する。そして、１００〜１５０ｎｍ程度の膜厚
の多結晶Ｓｉ膜１６をＣＶＤ法で全面に堆積させ、図２
に示す様に、後に形成するビット線と平行な縞状のパタ
ーンに多結晶Ｓｉ膜１６を加工する。
【００１５】次に、図３（ｂ）に示す様に、多結晶Ｓｉ
膜１６の表面を酸化して、この表面にＳｉＯ2 膜１７を
形成する。このときの酸化は、多結晶Ｓｉ膜１６の結晶
粒による凹凸によってＳｉＯ2 膜１７にリッジが形成さ
れるのを防止するために、希釈した酸化性雰囲気中で行
う。
膜１６の表面を酸化して、この表面にＳｉＯ2 膜１７を
形成する。このときの酸化は、多結晶Ｓｉ膜１６の結晶
粒による凹凸によってＳｉＯ2 膜１７にリッジが形成さ
れるのを防止するために、希釈した酸化性雰囲気中で行
う。
【００１６】次に、図３（ｃ）に示す様に、８０〜１２
０ｎｍ程度の膜厚のＳｉ3 Ｎ4 膜１１をＣＶＤ法で全面
に堆積させる。この状態のＳｉ3 Ｎ4 膜１１では、既述
の様に、また図１（ａ）に示す様に、窒素の濃度が膜厚
方向に一定でなく、表面近傍の窒素の濃度が化学量論的
組成よりも低い。
０ｎｍ程度の膜厚のＳｉ3 Ｎ4 膜１１をＣＶＤ法で全面
に堆積させる。この状態のＳｉ3 Ｎ4 膜１１では、既述
の様に、また図１（ａ）に示す様に、窒素の濃度が膜厚
方向に一定でなく、表面近傍の窒素の濃度が化学量論的
組成よりも低い。
【００１７】次に、図１（ｂ）に示す様に、Ｓｉ3 Ｎ4
膜１１の表面を酸化して、この表面にＳｉＯ2 膜２１を
形成する。このとき、図１（ｂ）中に矢印で示す様に、
Ｓｉ3 Ｎ4 膜１１の表面近傍の窒素がＳｉ3 Ｎ4 膜１１
内へ押し込まれながら酸化が進行する。従って、図１
（ａ）の状態に比べて、図１（ｂ）の状態では、Ｓｉ3
Ｎ4 膜１１の表面近傍の濃度が高まっている。
膜１１の表面を酸化して、この表面にＳｉＯ2 膜２１を
形成する。このとき、図１（ｂ）中に矢印で示す様に、
Ｓｉ3 Ｎ4 膜１１の表面近傍の窒素がＳｉ3 Ｎ4 膜１１
内へ押し込まれながら酸化が進行する。従って、図１
（ａ）の状態に比べて、図１（ｂ）の状態では、Ｓｉ3
Ｎ4 膜１１の表面近傍の濃度が高まっている。
【００１８】次に、図４（ａ）に示す様に、フッ酸によ
るウエットエッチングでＳｉＯ2 膜２１を除去する。こ
の除去は、周辺回路における通常耐圧トランジスタのゲ
ート酸化膜であるＳｉＯ2 膜（図示せず）の除去と同時
に行う。
るウエットエッチングでＳｉＯ2 膜２１を除去する。こ
の除去は、周辺回路における通常耐圧トランジスタのゲ
ート酸化膜であるＳｉＯ2 膜（図示せず）の除去と同時
に行う。
【００１９】次に、図４（ｂ）及び図１（ｃ）に示す様
に、再びＳｉ3 Ｎ4 膜１１の表面を酸化し、この表面に
ＳｉＯ2 膜１２を形成して、ＳｉＯ2 膜１７とＳｉ3 Ｎ
4 膜１１とＳｉＯ2 膜１２とから成るＯＮＯ膜２２を完
成させる。ＳｉＯ2 膜１２の形成は、周辺回路における
通常耐圧トランジスタのゲート酸化膜であるＳｉＯ2膜
（図示せず）を再び形成し、且つ周辺回路における高耐
圧トランジスタのゲート酸化膜であるＳｉＯ2 膜（図示
せず）の膜厚を厚くすることと同時に行う。
に、再びＳｉ3 Ｎ4 膜１１の表面を酸化し、この表面に
ＳｉＯ2 膜１２を形成して、ＳｉＯ2 膜１７とＳｉ3 Ｎ
4 膜１１とＳｉＯ2 膜１２とから成るＯＮＯ膜２２を完
成させる。ＳｉＯ2 膜１２の形成は、周辺回路における
通常耐圧トランジスタのゲート酸化膜であるＳｉＯ2膜
（図示せず）を再び形成し、且つ周辺回路における高耐
圧トランジスタのゲート酸化膜であるＳｉＯ2 膜（図示
せず）の膜厚を厚くすることと同時に行う。
【００２０】ＳｉＯ2 膜１２の形成に際しても、図１
（ｃ）中に矢印で示す様に、Ｓｉ3 Ｎ4 膜１１の表面近
傍の窒素がＳｉ3 Ｎ4 膜１１内へ押し込まれながら酸化
が進行する。従って、図１（ｂ）の状態に比べて、図１
（ｃ）の状態では、Ｓｉ3 Ｎ4膜１１の表面近傍の濃度
が更に高まっている。
（ｃ）中に矢印で示す様に、Ｓｉ3 Ｎ4 膜１１の表面近
傍の窒素がＳｉ3 Ｎ4 膜１１内へ押し込まれながら酸化
が進行する。従って、図１（ｂ）の状態に比べて、図１
（ｃ）の状態では、Ｓｉ3 Ｎ4膜１１の表面近傍の濃度
が更に高まっている。
【００２１】次に、図４（ｃ）に示す様に、多結晶Ｓｉ
膜２３とＷＳｉx 膜２４とから成るポリサイド膜２５を
ＣＶＤ法で形成する。そして、レジスト（図示せず）を
マスクにしたＲＩＥで、図２及び図５に示す様に、ポリ
サイド膜２５、ＯＮＯ膜２２及び多結晶Ｓｉ膜１６を、
連続した制御ゲートつまりワード線のパターンに加工す
る。この加工で、メモリセル毎に孤立した浮遊ゲートが
多結晶Ｓｉ膜１６によって形成される。
膜２３とＷＳｉx 膜２４とから成るポリサイド膜２５を
ＣＶＤ法で形成する。そして、レジスト（図示せず）を
マスクにしたＲＩＥで、図２及び図５に示す様に、ポリ
サイド膜２５、ＯＮＯ膜２２及び多結晶Ｓｉ膜１６を、
連続した制御ゲートつまりワード線のパターンに加工す
る。この加工で、メモリセル毎に孤立した浮遊ゲートが
多結晶Ｓｉ膜１６によって形成される。
【００２２】次に、図５に示す様に、ポリサイド膜２５
及びＳｉＯ2 膜１４等をマスクにした不純物のイオン注
入で、低濃度の拡散層２６を形成する。そして、ＳｉＯ
2 膜２７等でポリサイド膜２５等に側壁を形成し、ポリ
サイド膜２５及びＳｉＯ2 膜１４、２７等をマスクにし
た不純物のイオン注入で、共通ソース及びドレインとし
ての高濃度の拡散層３１を形成する。ここまでで、ＬＤ
Ｄ構造のトランジスタ３２が完成する。
及びＳｉＯ2 膜１４等をマスクにした不純物のイオン注
入で、低濃度の拡散層２６を形成する。そして、ＳｉＯ
2 膜２７等でポリサイド膜２５等に側壁を形成し、ポリ
サイド膜２５及びＳｉＯ2 膜１４、２７等をマスクにし
た不純物のイオン注入で、共通ソース及びドレインとし
ての高濃度の拡散層３１を形成する。ここまでで、ＬＤ
Ｄ構造のトランジスタ３２が完成する。
【００２３】次に、再び図４（ｃ）に示す様に、層間絶
縁膜３３やビット線（図示せず）や表面保護膜３４等を
従来公知の工程で形成して、ＥＰＲＯＭを完成させる。
図６中の黒丸及び白丸は、夫々本実施例及び従来例で製
造したＥＰＲＯＭのデータ保持特性を示している。この
図６から、本実施例で製造したＥＰＲＯＭは従来例で製
造したＥＰＲＯＭよりもデータ保持特性が向上している
ことが分かる。
縁膜３３やビット線（図示せず）や表面保護膜３４等を
従来公知の工程で形成して、ＥＰＲＯＭを完成させる。
図６中の黒丸及び白丸は、夫々本実施例及び従来例で製
造したＥＰＲＯＭのデータ保持特性を示している。この
図６から、本実施例で製造したＥＰＲＯＭは従来例で製
造したＥＰＲＯＭよりもデータ保持特性が向上している
ことが分かる。
【００２４】以上の実施例では、一旦形成したＳｉＯ2
膜２１を除去した後、再びＳｉＯ2膜１２を形成してい
るが、既述の様に、これらの除去及び形成は周辺回路に
おけるゲート酸化膜であるＳｉＯ2 膜（図示せず）の除
去及び形成と同時に行っているので、工程は増加してい
ない。
膜２１を除去した後、再びＳｉＯ2膜１２を形成してい
るが、既述の様に、これらの除去及び形成は周辺回路に
おけるゲート酸化膜であるＳｉＯ2 膜（図示せず）の除
去及び形成と同時に行っているので、工程は増加してい
ない。
【００２５】なお、以上の実施例は、周辺回路に高耐圧
トランジスタと通常耐圧トランジスタとを含むＥＰＲＯ
Ｍの製造に本願の発明を適用したものであるが、周辺回
路に高耐圧トランジスタを含まないＥＰＲＯＭやＥＥＰ
ＲＯＭやフラッシュＥＥＰＲＯＭ等の製造にも本願の発
明を適用することができる。
トランジスタと通常耐圧トランジスタとを含むＥＰＲＯ
Ｍの製造に本願の発明を適用したものであるが、周辺回
路に高耐圧トランジスタを含まないＥＰＲＯＭやＥＥＰ
ＲＯＭやフラッシュＥＥＰＲＯＭ等の製造にも本願の発
明を適用することができる。
【００２６】
【発明の効果】請求項１の浮遊ゲート型不揮発性半導体
記憶装置の製造方法では、半導体窒化膜の表面近傍にお
ける窒素の濃度が形成当初は化学量論的組成より低くて
も、窒素の濃度が高まって化学量論的組成に近づくの
で、浮遊ゲートと制御ゲートとの間の絶縁膜の膜質が高
まって、データ保持特性が優れた浮遊ゲート型不揮発性
半導体記憶装置を製造することができる。
記憶装置の製造方法では、半導体窒化膜の表面近傍にお
ける窒素の濃度が形成当初は化学量論的組成より低くて
も、窒素の濃度が高まって化学量論的組成に近づくの
で、浮遊ゲートと制御ゲートとの間の絶縁膜の膜質が高
まって、データ保持特性が優れた浮遊ゲート型不揮発性
半導体記憶装置を製造することができる。
【００２７】しかも、浮遊ゲートと制御ゲートとの間の
絶縁膜を薄膜化することができるので、浮遊ゲートと制
御ゲートとの容量結合特性が高くて高速動作の可能な浮
遊ゲート型不揮発性半導体記憶装置を製造することもで
きる。
絶縁膜を薄膜化することができるので、浮遊ゲートと制
御ゲートとの容量結合特性が高くて高速動作の可能な浮
遊ゲート型不揮発性半導体記憶装置を製造することもで
きる。
【００２８】請求項２の浮遊ゲート型不揮発性半導体記
憶装置の製造方法では、半導体膜を窒化性雰囲気中で窒
化する場合よりも低い温度で半導体窒化膜を形成するこ
とができるので、半導体膜が浮遊ゲート形成用の多結晶
半導体膜であっても、その結晶粒が成長して多結晶半導
体膜の凹凸が大きくなるのを防止することができる。こ
のため、この凹凸に電界が集中することによる浮遊ゲー
トからの電荷の放出を防止することができて、データ保
持特性が更に優れた浮遊ゲート型不揮発性半導体記憶装
置を製造することができる。
憶装置の製造方法では、半導体膜を窒化性雰囲気中で窒
化する場合よりも低い温度で半導体窒化膜を形成するこ
とができるので、半導体膜が浮遊ゲート形成用の多結晶
半導体膜であっても、その結晶粒が成長して多結晶半導
体膜の凹凸が大きくなるのを防止することができる。こ
のため、この凹凸に電界が集中することによる浮遊ゲー
トからの電荷の放出を防止することができて、データ保
持特性が更に優れた浮遊ゲート型不揮発性半導体記憶装
置を製造することができる。
【００２９】請求項３の浮遊ゲート型不揮発性半導体記
憶装置の製造方法では、形成済の半導体窒化膜に損傷を
与えることなく第１の半導体酸化膜を除去することがで
きるので、浮遊ゲートと制御ゲートとの間の絶縁膜の膜
質が更に高くて、データ保持特性が更に優れた浮遊ゲー
ト型不揮発性半導体記憶装置を製造することができる。
憶装置の製造方法では、形成済の半導体窒化膜に損傷を
与えることなく第１の半導体酸化膜を除去することがで
きるので、浮遊ゲートと制御ゲートとの間の絶縁膜の膜
質が更に高くて、データ保持特性が更に優れた浮遊ゲー
ト型不揮発性半導体記憶装置を製造することができる。
【図１】本願の発明の一実施例におけるＳｉ3 Ｎ4 膜中
の窒素の濃度の変化を順次に示すグラフである。
の窒素の濃度の変化を順次に示すグラフである。
【図２】一実施例で製造したＥＰＲＯＭの平面図であ
る。
る。
【図３】一実施例の前半を工程順に示しており、図２の
Ａ−Ａ線に沿う位置における側断面図である。
Ａ−Ａ線に沿う位置における側断面図である。
【図４】一実施例の後半を工程順に示しており、図２の
Ａ−Ａ線に沿う位置における側断面図である。
Ａ−Ａ線に沿う位置における側断面図である。
【図５】図２のＢ−Ｂ線に沿う位置における側断面図で
ある。
ある。
【図６】一実施例及び一従来例で製造したＥＰＲＯＭの
夫々におけるデータ保持特性を示すグラフである。
夫々におけるデータ保持特性を示すグラフである。
【図７】理想的なＳｉ3 Ｎ4 膜中の窒素の濃度を示すグ
ラフである。
ラフである。
１１ Ｓｉ3 Ｎ4 膜 １２ ＳｉＯ2 膜 １６ 多結晶Ｓｉ膜 ２１ ＳｉＯ2 膜 ２２ ＯＮＯ膜 ２５ ポリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (3)
- 【請求項１】 浮遊ゲートの上層に半導体窒化膜を形成
する工程と、 前記半導体窒化膜の表面を酸化して、この半導体窒化膜
上に第１の半導体酸化膜を形成する工程と、 前記第１の半導体酸化膜を除去する工程と、 前記除去の後に、前記半導体窒化膜の表面を酸化して、
この半導体窒化膜上に第２の半導体酸化膜を形成する工
程と、 前記第２の半導体酸化膜上に制御ゲートを形成する工程
とを有することを特徴とする浮遊ゲート型不揮発性半導
体記憶装置の製造方法。 - 【請求項２】 前記半導体窒化膜の形成をＣＶＤ法によ
って行うことを特徴とする請求項１記載の浮遊ゲート型
不揮発性半導体記憶装置の製造方法。 - 【請求項３】 前記除去をウエットエッチングによって
行うことを特徴とする請求項１または２記載の浮遊ゲー
ト型不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238422A JPH0878550A (ja) | 1994-09-06 | 1994-09-06 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6238422A JPH0878550A (ja) | 1994-09-06 | 1994-09-06 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878550A true JPH0878550A (ja) | 1996-03-22 |
Family
ID=17029977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6238422A Pending JPH0878550A (ja) | 1994-09-06 | 1994-09-06 | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878550A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| JP2013201254A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US9117665B2 (en) | 2012-03-19 | 2015-08-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
-
1994
- 1994-09-06 JP JP6238422A patent/JPH0878550A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007311721A (ja) * | 2006-05-22 | 2007-11-29 | Toshiba Corp | 半導体装置 |
| US9117665B2 (en) | 2012-03-19 | 2015-08-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
| JP2013201254A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
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