JP2002270705A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】セルトランジスタの浮遊電極の下端部（裾部）
がテーパ状に広がることを防止し、セルトランジスタの
電荷保持特性の劣化を防止し得る不揮発性半導体記憶装
置を提供する。 【解決手段】主表面を有する半導体基板301 上に形成さ
れたゲート絶縁膜302 と、ゲート絶縁膜上に形成された
浮遊ゲート電極（303,308 ）と、浮遊電極上に形成され
たONO 絶縁膜309 と、ONO 絶縁膜上に形成された制御ゲ
ート電極（310,311 ）とを具備した不揮発性半導体記憶
装置において、浮遊ゲート電極の裾部側面と浮遊ゲート
電極下のゲート絶縁膜の表面との間の角度θが90度以上
である。
がテーパ状に広がることを防止し、セルトランジスタの
電荷保持特性の劣化を防止し得る不揮発性半導体記憶装
置を提供する。 【解決手段】主表面を有する半導体基板301 上に形成さ
れたゲート絶縁膜302 と、ゲート絶縁膜上に形成された
浮遊ゲート電極（303,308 ）と、浮遊電極上に形成され
たONO 絶縁膜309 と、ONO 絶縁膜上に形成された制御ゲ
ート電極（310,311 ）とを具備した不揮発性半導体記憶
装置において、浮遊ゲート電極の裾部側面と浮遊ゲート
電極下のゲート絶縁膜の表面との間の角度θが90度以上
である。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に係り、特に電荷を保持する
浮遊ゲートを有する不揮発性半導体記憶装置およびその
製造方法に関するもので、例えばNOR 型フラッシュメモ
リなどに使用されるものである。
憶装置およびその製造方法に係り、特に電荷を保持する
浮遊ゲートを有する不揮発性半導体記憶装置およびその
製造方法に関するもので、例えばNOR 型フラッシュメモ
リなどに使用されるものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置のメモリ
セルの製造工程を簡単に説明する。
セルの製造工程を簡単に説明する。
【０００３】図６（ａ）および（ｂ）は、セルトランジ
スタのチャネル幅Ｗ方向の断面構造、図７はセルトラン
ジスタのチャネル長Ｌ方向の断面構造を概略的に示す。
スタのチャネル幅Ｗ方向の断面構造、図７はセルトラン
ジスタのチャネル長Ｌ方向の断面構造を概略的に示す。
【０００４】まず、図６（ａ）に示すように、シリコン
基板101 上にトンネル酸化膜用のシリコン酸化膜102 、
浮遊ゲート（FG）用の第１の多結晶シリコン膜103 、シ
リコンナイトライド膜104 、シリコン酸化膜105 を堆積
する。
基板101 上にトンネル酸化膜用のシリコン酸化膜102 、
浮遊ゲート（FG）用の第１の多結晶シリコン膜103 、シ
リコンナイトライド膜104 、シリコン酸化膜105 を堆積
する。
【０００５】そして、通常の光蝕刻法によりフォトレジ
スト（図示せず）を所望のパターンに加工し、それをマ
スクにしてRIE 法によりシリコン酸化膜105 とシリコン
ナイトライド膜104 を加工する。そして、0 2 プラズマ
中にシリコン基板を晒し、前記フォトレジストを除去
し、シリコン酸化膜105 をマスクにしてRIE 法により第
１の多結晶シリコン膜103 を加工する。
スト（図示せず）を所望のパターンに加工し、それをマ
スクにしてRIE 法によりシリコン酸化膜105 とシリコン
ナイトライド膜104 を加工する。そして、0 2 プラズマ
中にシリコン基板を晒し、前記フォトレジストを除去
し、シリコン酸化膜105 をマスクにしてRIE 法により第
１の多結晶シリコン膜103 を加工する。
【０００６】この後、通常の工程により、図６（ｂ）に
示すように、シリコン基板中に素子分離領域（STI ）を
形成した後、第２のシリコン酸化膜105 、シリコンナイ
トライド膜104 を除去する。ここで、106 はSTI の溝の
内壁の第３のシリコン酸化膜、107 は溝に埋め込まれた
第４のシリコン酸化膜である。
示すように、シリコン基板中に素子分離領域（STI ）を
形成した後、第２のシリコン酸化膜105 、シリコンナイ
トライド膜104 を除去する。ここで、106 はSTI の溝の
内壁の第３のシリコン酸化膜、107 は溝に埋め込まれた
第４のシリコン酸化膜である。
【０００７】この後、FG用の第２の多結晶シリコン膜10
8 を堆積してチャネル幅Ｗ方向に分離（セルトランジス
タ毎）加工する。そして、ゲート間絶縁膜（ONO 膜）10
9 と、制御ゲート（GC）用の第３の多結晶シリコン膜11
0 およびWSi 膜111 と、ゲート表面保護用のシリコン酸
化膜112 を堆積する。
8 を堆積してチャネル幅Ｗ方向に分離（セルトランジス
タ毎）加工する。そして、ゲート間絶縁膜（ONO 膜）10
9 と、制御ゲート（GC）用の第３の多結晶シリコン膜11
0 およびWSi 膜111 と、ゲート表面保護用のシリコン酸
化膜112 を堆積する。
【０００８】この後、シリコン酸化膜112 をパターンニ
ング加工し、それをマスクにしてRIE 法により、WSi 膜
111 、第３の多結晶シリコン膜110 、ONO 膜109 、第２
の多結晶シリコン膜108 、第１の多結晶シリコン膜103
をチャネル長Ｌ方向方向に分離加工する。
ング加工し、それをマスクにしてRIE 法により、WSi 膜
111 、第３の多結晶シリコン膜110 、ONO 膜109 、第２
の多結晶シリコン膜108 、第１の多結晶シリコン膜103
をチャネル長Ｌ方向方向に分離加工する。
【０００９】そして、ゲート電極（FG用の第１の多結晶
シリコン膜103 および第２の多結晶シリコン膜108 と、
CG用の第３の多結晶シリコン膜110 およびWSi 膜111 ）
とONO 膜109 の側壁にゲート表面保護用の第６のシリコ
ン酸化膜113 を形成する。
シリコン膜103 および第２の多結晶シリコン膜108 と、
CG用の第３の多結晶シリコン膜110 およびWSi 膜111 ）
とONO 膜109 の側壁にゲート表面保護用の第６のシリコ
ン酸化膜113 を形成する。
【００１０】しかし、従来の方法で製造された浮遊電極
の形状は、下端部（裾部）がテーパ状に広がることが多
く、これに起因して電荷保持特性（Data Retention）が
不良になるという問題があり、この点を以下に説明す
る。
の形状は、下端部（裾部）がテーパ状に広がることが多
く、これに起因して電荷保持特性（Data Retention）が
不良になるという問題があり、この点を以下に説明す
る。
【００１１】図８は、従来の方法で製造されたセルトラ
ンジスタのゲート電極部のチャネル長Ｌ方向の断面構造
を拡大して示す。
ンジスタのゲート電極部のチャネル長Ｌ方向の断面構造
を拡大して示す。
【００１２】図８において、浮遊電極の裾部が外側にテ
ーパ状に広がっており、浮遊電極の裾部テーパ面と浮遊
電極下のトンネル酸化膜102 の表面との間のテーパ角θ
は＜90°である。
ーパ状に広がっており、浮遊電極の裾部テーパ面と浮遊
電極下のトンネル酸化膜102 の表面との間のテーパ角θ
は＜90°である。
【００１３】また、浮遊電極の裾部がONO 膜109 の端か
ら半導体基板表面に垂直に降ろした垂線より外側にはみ
出している（裾部先端の外側へのはみ出し量ａ＞0nm
）。
ら半導体基板表面に垂直に降ろした垂線より外側にはみ
出している（裾部先端の外側へのはみ出し量ａ＞0nm
）。
【００１４】上記したように浮遊電極の裾部が外側にテ
ーパ状に広がると、（イ）浮遊電極の裾部に電界が集中
する。
ーパ状に広がると、（イ）浮遊電極の裾部に電界が集中
する。
【００１５】（ロ）ONO 膜109 の端から半導体基板表面
に垂直に降ろした垂線より外側に浮遊電極の裾部がはみ
出しているので、後のドレイン・ソース領域形成工定で
ゲート電極の側面下の半導体基板に打ち込まれるイオン
（例えばAs）が、浮遊電極の裾下のトンネル酸化膜102
中にも打ち込まれてしまい、トンネル酸化膜102 が劣化
し、低電界でもリーク電流が流れる。
に垂直に降ろした垂線より外側に浮遊電極の裾部がはみ
出しているので、後のドレイン・ソース領域形成工定で
ゲート電極の側面下の半導体基板に打ち込まれるイオン
（例えばAs）が、浮遊電極の裾下のトンネル酸化膜102
中にも打ち込まれてしまい、トンネル酸化膜102 が劣化
し、低電界でもリーク電流が流れる。
【００１６】
【発明が解決しようとする課題】上記したように従来の
不揮発性半導体記憶装置の製造方法は、セルトランジス
タの浮遊電極の下端部（裾部）がテーパ状に広がり、こ
れに起因してセルトランジスタの電荷保持特性が不良に
なるという問題があった。
不揮発性半導体記憶装置の製造方法は、セルトランジス
タの浮遊電極の下端部（裾部）がテーパ状に広がり、こ
れに起因してセルトランジスタの電荷保持特性が不良に
なるという問題があった。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、セルトランジスタの浮遊電極の下端部（裾
部）がテーパ状に広がることを防止し、セルトランジス
タの電荷保持特性の劣化を防止し得る不揮発性半導体記
憶装置およびその製造方法を提供することを目的とす
る。
たもので、セルトランジスタの浮遊電極の下端部（裾
部）がテーパ状に広がることを防止し、セルトランジス
タの電荷保持特性の劣化を防止し得る不揮発性半導体記
憶装置およびその製造方法を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明の第１の不揮発性
半導体記憶装置は、主表面を有する半導体基板上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
た浮遊ゲート電極と、前記浮遊電極上に形成されたゲー
ト間絶縁膜と、前記ゲート間絶縁膜上に形成された制御
ゲート電極とを具備し、前記浮遊ゲート電極の裾部側面
と浮遊ゲート電極下の前記ゲート絶縁膜の表面との間の
角度が90度以上であることを特徴とする。
半導体記憶装置は、主表面を有する半導体基板上に形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され
た浮遊ゲート電極と、前記浮遊電極上に形成されたゲー
ト間絶縁膜と、前記ゲート間絶縁膜上に形成された制御
ゲート電極とを具備し、前記浮遊ゲート電極の裾部側面
と浮遊ゲート電極下の前記ゲート絶縁膜の表面との間の
角度が90度以上であることを特徴とする。
【００１９】本発明の第２の不揮発性半導体記憶装置
は、主表面を有する半導体基板上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電
極と、前記浮遊電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記浮遊ゲート電極の裾部は、前記浮遊ゲート
電極の側面より内側に位置することを特徴とする。
は、主表面を有する半導体基板上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電
極と、前記浮遊電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記浮遊ゲート電極の裾部は、前記浮遊ゲート
電極の側面より内側に位置することを特徴とする。
【００２０】本発明の第３の不揮発性半導体記憶装置
は、主表面を有する半導体基板上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電
極と、前記浮遊電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記ゲート間絶縁膜端から半導体基板表面に垂
直に降ろした垂線より前記浮遊電極の裾部側面が内側に
あることを特徴とする。
は、主表面を有する半導体基板上に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲート電
極と、前記浮遊電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記ゲート間絶縁膜端から半導体基板表面に垂
直に降ろした垂線より前記浮遊電極の裾部側面が内側に
あることを特徴とする。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２２】＜第１の実施形態のセルトランジスタの製
造工程とゲート電極部の構造＞図１（ａ）乃至（ｃ）お
よび図２（ａ）乃至（ｃ）は、本発明の第１の実施形態
に係る不揮発性半導体記憶装置のメモリセルの製造工程
について、セルトランジスタのチャネル幅Ｗ方向の断面
構造およびチャネル長Ｌ方向の断面構造を概略的に示し
ている。
造工程とゲート電極部の構造＞図１（ａ）乃至（ｃ）お
よび図２（ａ）乃至（ｃ）は、本発明の第１の実施形態
に係る不揮発性半導体記憶装置のメモリセルの製造工程
について、セルトランジスタのチャネル幅Ｗ方向の断面
構造およびチャネル長Ｌ方向の断面構造を概略的に示し
ている。
【００２３】まず、図１（ａ）および図２（ａ）に示す
ように、シリコン基板301 上に800℃の02 雰囲気で加熱
し、トンネル酸化膜用の厚さ10nmの第１のシリコン酸化
膜302 を形成する。次に、減圧CVD 法を用いて、浮遊ゲ
ート（FG）用の厚さ60nmの第１の多結晶シリコン膜303
と、厚さ100nm のシリコンナイトライド膜304 と、厚さ
150nm の第２のシリコン酸化膜305 を堆積する。
ように、シリコン基板301 上に800℃の02 雰囲気で加熱
し、トンネル酸化膜用の厚さ10nmの第１のシリコン酸化
膜302 を形成する。次に、減圧CVD 法を用いて、浮遊ゲ
ート（FG）用の厚さ60nmの第１の多結晶シリコン膜303
と、厚さ100nm のシリコンナイトライド膜304 と、厚さ
150nm の第２のシリコン酸化膜305 を堆積する。
【００２４】そして、通常の光蝕刻法によりフォトレジ
スト（図示せず）を所望のパターンに加工し、それをマ
スクにしてRIE 法により第２のシリコン酸化膜305 とシ
リコンナイトライド膜304 を加工する。そして、02 プ
ラズマ中にシリコン基板を晒し、前記フォトレジストを
除去し、第２のシリコン酸化膜305 をマスクにしてRIE
法により第１の多結晶シリコン膜303 を加工する。
スト（図示せず）を所望のパターンに加工し、それをマ
スクにしてRIE 法により第２のシリコン酸化膜305 とシ
リコンナイトライド膜304 を加工する。そして、02 プ
ラズマ中にシリコン基板を晒し、前記フォトレジストを
除去し、第２のシリコン酸化膜305 をマスクにしてRIE
法により第１の多結晶シリコン膜303 を加工する。
【００２５】次に、図１（ｂ）および図２（ａ）に示す
ように、第２のシリコン酸化膜305をマスクに、第１の
シリコン酸化膜302 およびシリコン基板301 を加工し、
シリコン基板中に素子分離領域形成用の浅い溝を形成
し、1000℃の02 雰囲気で加熱し、溝の内壁に厚さ6nm
の第３のシリコン酸化膜306 を形成する。そして、HDP
（high density plasma ）法により、素子分離用の厚さ
600nm の第４のシリコン酸化膜307 を堆積し、前記溝に
埋め込む。
ように、第２のシリコン酸化膜305をマスクに、第１の
シリコン酸化膜302 およびシリコン基板301 を加工し、
シリコン基板中に素子分離領域形成用の浅い溝を形成
し、1000℃の02 雰囲気で加熱し、溝の内壁に厚さ6nm
の第３のシリコン酸化膜306 を形成する。そして、HDP
（high density plasma ）法により、素子分離用の厚さ
600nm の第４のシリコン酸化膜307 を堆積し、前記溝に
埋め込む。
【００２６】次に、図１（ｃ）および図２（ｂ）に示す
ように、CMP （chemical mechanical polish）法によ
り、第４のシリコン酸化膜307 を平坦化し、900 ℃の窒
素雰囲気中で加熱する。
ように、CMP （chemical mechanical polish）法によ
り、第４のシリコン酸化膜307 を平坦化し、900 ℃の窒
素雰囲気中で加熱する。
【００２７】次に、Buffered HF 溶液中に10秒間浸し、
150 ℃のリン酸処理によりシリコンナイトライド膜304
を除去する。そして、Dilute HF 溶液で第４のシリコン
酸化膜307 を20nmエッチングする。
150 ℃のリン酸処理によりシリコンナイトライド膜304
を除去する。そして、Dilute HF 溶液で第４のシリコン
酸化膜307 を20nmエッチングする。
【００２８】次に、減圧CVD 法により、リンが添加され
た厚さ100nm の浮遊ゲート（FG）用の第２の多結晶シリ
コン膜308 を堆積し、フォトレジストをマスクにしてRI
E 法により第２の多結晶シリコン膜308 をチャネル幅Ｗ
方向に分離（セルトランジスタ毎）するように加工す
る。
た厚さ100nm の浮遊ゲート（FG）用の第２の多結晶シリ
コン膜308 を堆積し、フォトレジストをマスクにしてRI
E 法により第２の多結晶シリコン膜308 をチャネル幅Ｗ
方向に分離（セルトランジスタ毎）するように加工す
る。
【００２９】次に、減圧CVD 法により、ゲート間絶縁膜
309 と、制御ゲート（GC）用のリンが添加された厚さ10
0nm の第３の多結晶シリコン膜310 および厚さ100nm の
WSi膜311 と、ゲート表面保護用の厚さ20nmの第５のシ
リコン酸化膜312 を堆積する。この場合、ゲート間絶縁
膜309 は、厚さ5nm のシリコン酸化膜、厚さ5nm のシリ
コンナイトライド膜、厚さ5nm のシリコン酸化膜の３層
膜（ONO 膜）309 として形成する。
309 と、制御ゲート（GC）用のリンが添加された厚さ10
0nm の第３の多結晶シリコン膜310 および厚さ100nm の
WSi膜311 と、ゲート表面保護用の厚さ20nmの第５のシ
リコン酸化膜312 を堆積する。この場合、ゲート間絶縁
膜309 は、厚さ5nm のシリコン酸化膜、厚さ5nm のシリ
コンナイトライド膜、厚さ5nm のシリコン酸化膜の３層
膜（ONO 膜）309 として形成する。
【００３０】次に、図２（ｃ）に示すように、フォトリ
ソグラフィ法によりフォトレジストを所望の形にパター
ンニングし、それをマスクにしてRIE 法により第５のシ
リコン酸化膜312 を加工する。
ソグラフィ法によりフォトレジストを所望の形にパター
ンニングし、それをマスクにしてRIE 法により第５のシ
リコン酸化膜312 を加工する。
【００３１】次に、第５のシリコン酸化膜312 をマスク
にしてRIE 法により、WSi 膜311 、第３の多結晶シリコ
ン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、
第１の多結晶シリコン膜303 をチャネル長Ｌ方向方向に
分離加工する。
にしてRIE 法により、WSi 膜311 、第３の多結晶シリコ
ン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、
第１の多結晶シリコン膜303 をチャネル長Ｌ方向方向に
分離加工する。
【００３２】そして、1000℃の0 2 雰囲気で加熱し、ゲ
ート電極（FG用の第１の多結晶シリコン膜303 および第
２の多結晶シリコン膜308 と、CG用の第３の多結晶シリ
コン膜310 およびWSi 膜311 ）とONO 膜309 の側壁にゲ
ート表面保護用の第６のシリコン酸化膜313 を形成す
る。
ート電極（FG用の第１の多結晶シリコン膜303 および第
２の多結晶シリコン膜308 と、CG用の第３の多結晶シリ
コン膜310 およびWSi 膜311 ）とONO 膜309 の側壁にゲ
ート表面保護用の第６のシリコン酸化膜313 を形成す
る。
【００３３】さらに、上記実施形態において、浮遊電極
の裾部のテーパ（Taper ）角が90度以上となるように、
以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれか
を実施する。
の裾部のテーパ（Taper ）角が90度以上となるように、
以下の方法（イ）、（ロ）、（ハ）、（ニ）のいずれか
を実施する。
【００３４】（イ）第２の多結晶シリコン膜および第１
の多結晶シリコン膜303 をRIE 法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
303をトンネル酸化膜（第１のシリコン酸化膜302 ）の
表面までエッチングした時点を検知（Just検知）した
後、オーバーエッチングのガス系にHBr/ 02 を用いてオ
ーバーエッチングを行う。
の多結晶シリコン膜303 をRIE 法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
303をトンネル酸化膜（第１のシリコン酸化膜302 ）の
表面までエッチングした時点を検知（Just検知）した
後、オーバーエッチングのガス系にHBr/ 02 を用いてオ
ーバーエッチングを行う。
【００３５】（ロ）上記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、1000℃の02 雰囲気で、厚さ10nm以上酸化す
る。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、1000℃の02 雰囲気で、厚さ10nm以上酸化す
る。
【００３６】（ハ）前記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、H2 、02 のガス系を用いる（Insitu Steamed G
eneration;ISSGの酸化法）。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、H2 、02 のガス系を用いる（Insitu Steamed G
eneration;ISSGの酸化法）。
【００３７】（ニ）前記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、03 酸化を用いる。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、03 酸化を用いる。
【００３８】その他、所望の形状を満足する方法であれ
ば、この限りではない。
ば、この限りではない。
【００３９】図３は、上記第１の実施形態の方法で製造
されたセルトランジスタのゲート電極部のチャネル長Ｌ
方向の断面構造を拡大して示す。
されたセルトランジスタのゲート電極部のチャネル長Ｌ
方向の断面構造を拡大して示す。
【００４０】図３において、浮遊電極の裾部が内側にテ
ーパ状に狭くなっており、浮遊電極の裾部テーパ面と浮
遊電極下のトンネル酸化膜302 の表面との間のテーパ角
θは＞90°（逆テーパ状態）である。
ーパ状に狭くなっており、浮遊電極の裾部テーパ面と浮
遊電極下のトンネル酸化膜302 の表面との間のテーパ角
θは＞90°（逆テーパ状態）である。
【００４１】また、浮遊電極の裾部がONO 膜309 の端か
ら半導体基板表面に垂直に降ろした垂線より内側へ引っ
込んでいる（裾部先端の内側への引っ込み量ａ≦0 ）。
ら半導体基板表面に垂直に降ろした垂線より内側へ引っ
込んでいる（裾部先端の内側への引っ込み量ａ≦0 ）。
【００４２】上記したように浮遊電極の裾部が内側にテ
ーパ状に狭くなっていると、（イ）浮遊電極の裾部への
電界集中を抑制することができる。
ーパ状に狭くなっていると、（イ）浮遊電極の裾部への
電界集中を抑制することができる。
【００４３】（ロ）ONO 膜309 の端から半導体基板表面
に垂直に降ろした垂線より内側へ浮遊電極の裾部側面が
引っ込んでいるので、後のドレイン・ソース領域形成工
程でゲート電極の側面下の半導体基板に打ち込まれるイ
オン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜
302 中にも打ち込まれることを抑制でき、トンネル酸化
膜302 の劣化を防止でき、低電界でリーク電流が流れる
ことを防止できる（電荷保持特性が良好である）。
に垂直に降ろした垂線より内側へ浮遊電極の裾部側面が
引っ込んでいるので、後のドレイン・ソース領域形成工
程でゲート電極の側面下の半導体基板に打ち込まれるイ
オン（例えばAs）が、浮遊電極の裾下のトンネル酸化膜
302 中にも打ち込まれることを抑制でき、トンネル酸化
膜302 の劣化を防止でき、低電界でリーク電流が流れる
ことを防止できる（電荷保持特性が良好である）。
【００４４】＜第２の実施形態のセルトランジスタの製
造工程とゲート電極部の構造＞図４は、本発明の第２の
実施形態に係る不揮発性半導体記憶装置のメモリセルの
製造工程について、セルトランジスタのチャネル長Ｌ方
向の断面構造を概略的に示している。
造工程とゲート電極部の構造＞図４は、本発明の第２の
実施形態に係る不揮発性半導体記憶装置のメモリセルの
製造工程について、セルトランジスタのチャネル長Ｌ方
向の断面構造を概略的に示している。
【００４５】第２の実施形態の製造工程およびゲート電
極部の構造は、前述した第１の実施形態の製造工程およ
びゲート電極部の構造と比べて、ONO 膜309 のパターニ
ング工程およびONO 膜309 の断面構造が異なり、その他
は同じであるので同じ符号を付してその説明を省略す
る。
極部の構造は、前述した第１の実施形態の製造工程およ
びゲート電極部の構造と比べて、ONO 膜309 のパターニ
ング工程およびONO 膜309 の断面構造が異なり、その他
は同じであるので同じ符号を付してその説明を省略す
る。
【００４６】即ち、第５のシリコン酸化膜312 をマスク
にしてRIE 法により、WSi 膜311 、第３の多結晶シリコ
ン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、
第１の多結晶シリコン膜303 を加工し、1000℃の02 雰
囲気で加熱し、ゲート電極の側壁に第６のシリコン酸化
膜313 を形成する。
にしてRIE 法により、WSi 膜311 、第３の多結晶シリコ
ン膜310 、ONO 膜309 、第２の多結晶シリコン膜308 、
第１の多結晶シリコン膜303 を加工し、1000℃の02 雰
囲気で加熱し、ゲート電極の側壁に第６のシリコン酸化
膜313 を形成する。
【００４７】この時、ONO 膜309 の端から半導体基板表
面に垂直に降ろした垂線より、浮遊電極の裾部側面が内
側になるように、以下の方法（イ）、（ロ）、（ハ）、
（ニ）のいずれかを実施する。
面に垂直に降ろした垂線より、浮遊電極の裾部側面が内
側になるように、以下の方法（イ）、（ロ）、（ハ）、
（ニ）のいずれかを実施する。
【００４８】（イ）第２の多結晶シリコン膜および第１
の多結晶シリコン膜303 をRIE 法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
303のエッチングをJust検知した後、オーバーエッチン
グのガス系にHBr/ 02 を用いてオーバーエッチングを10
0 ％以上行う。
の多結晶シリコン膜303 をRIE 法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
303のエッチングをJust検知した後、オーバーエッチン
グのガス系にHBr/ 02 を用いてオーバーエッチングを10
0 ％以上行う。
【００４９】（ロ）上記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、1000℃の02 雰囲気で、厚さ10nm以上酸化す
る。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、1000℃の02 雰囲気で、厚さ10nm以上酸化す
る。
【００５０】（ハ）前記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、H2 、02 のガス系を用いる（Insitu Steamed G
eneration;ISSGの酸化法）。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、H2 、02 のガス系を用いる（Insitu Steamed G
eneration;ISSGの酸化法）。
【００５１】（ニ）前記（イ）の方法で第２の多結晶シ
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、03 酸化を用いる。
リコン膜および第１の多結晶シリコン膜303 をRIE 法に
より加工した後に、第６のシリコン酸化膜313 を形成す
る時に、03 酸化を用いる。
【００５２】その他、所望の形状を満足する方法であれ
ば、この限りではない。
ば、この限りではない。
【００５３】図５は、セルトランジスタの電荷保持特性
の不良率と、第１の実施形態で説明した浮遊電極の裾部
のテーパ角θの関係（テーパ角θ依存性）および第２の
実施形態で説明したONO 膜端から半導体基板表面に垂直
に降ろした垂線と浮遊電極の裾部側面の相対位置との関
係を示す。
の不良率と、第１の実施形態で説明した浮遊電極の裾部
のテーパ角θの関係（テーパ角θ依存性）および第２の
実施形態で説明したONO 膜端から半導体基板表面に垂直
に降ろした垂線と浮遊電極の裾部側面の相対位置との関
係を示す。
【００５４】ここで、従来例と対比するために、テーパ
角θ＞90°の特性およびONO 膜端から半導体基板表面に
垂直に降ろした垂線と浮遊電極の裾部先端がONO 膜端よ
り外側に位置する場合の特性も示した。
角θ＞90°の特性およびONO 膜端から半導体基板表面に
垂直に降ろした垂線と浮遊電極の裾部先端がONO 膜端よ
り外側に位置する場合の特性も示した。
【００５５】この図から、第１の実施形態により、浮遊
電極の裾部のテーパ角θを90度以上にすることにより、
従来例よりも電荷保持特性不良を低減することができる
ことが分かる。
電極の裾部のテーパ角θを90度以上にすることにより、
従来例よりも電荷保持特性不良を低減することができる
ことが分かる。
【００５６】また、第２の実施形態により、ONO 膜端か
ら半導体基板表面に垂直に降ろした垂線よりも浮遊電極
の裾部側面を内側に位置させることにより、従来例より
も電荷保持特性不良を低減することができることが分か
る。
ら半導体基板表面に垂直に降ろした垂線よりも浮遊電極
の裾部側面を内側に位置させることにより、従来例より
も電荷保持特性不良を低減することができることが分か
る。
【００５７】また、第１の実施形態と第２の実施形態の
組み合わせにより、浮遊電極の裾部のテーパ角θが90度
以上にし、かつ、ONO 膜端から半導体基板表面に垂直に
降ろした垂線よりも浮遊電極の裾部側面を内側に位置さ
せることにより、電荷保持特性不良をさらに低減するこ
とができることが分かる。
組み合わせにより、浮遊電極の裾部のテーパ角θが90度
以上にし、かつ、ONO 膜端から半導体基板表面に垂直に
降ろした垂線よりも浮遊電極の裾部側面を内側に位置さ
せることにより、電荷保持特性不良をさらに低減するこ
とができることが分かる。
【００５８】
【発明の効果】上述したように本発明によれば、セルト
ランジスタの浮遊電極の裾部がテーパ状に広がることを
防止し、セルトランジスタの電荷保持特性の劣化を防止
し得る不揮発性半導体記憶装置およびその製造方法を提
供することができる。
ランジスタの浮遊電極の裾部がテーパ状に広がることを
防止し、セルトランジスタの電荷保持特性の劣化を防止
し得る不揮発性半導体記憶装置およびその製造方法を提
供することができる。
【図１】本発明の第１の実施形態に係る不揮発性半導体
記憶装置のメモリセルの製造工程についてセルトランジ
スタのチャネル幅Ｗ方向の構造を示す断面図。
記憶装置のメモリセルの製造工程についてセルトランジ
スタのチャネル幅Ｗ方向の構造を示す断面図。
【図２】図１に示したセルトランジスタのチャネル長Ｌ
方向の構造を示す断面図。
方向の構造を示す断面図。
【図３】第１の実施形態の方法で製造されたセルトラン
ジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大
して示す断面図。
ジスタのゲート電極部のチャネル長Ｌ方向の構造を拡大
して示す断面図。
【図４】本発明の第２の実施形態に係る不揮発性半導体
記憶装置のメモリセルの製造工程について、セルトラン
ジスタのチャネル長Ｌ方向の構造を概略的に示す断面
図。
記憶装置のメモリセルの製造工程について、セルトラン
ジスタのチャネル長Ｌ方向の構造を概略的に示す断面
図。
【図５】セルトランジスタの電荷保持特性の不良率と、
第１の実施形態で説明した浮遊電極の裾部のテーパ角θ
の関係および第２の実施形態で説明したONO 膜端から半
導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側
面の相対位置との関係を示す特性図。
第１の実施形態で説明した浮遊電極の裾部のテーパ角θ
の関係および第２の実施形態で説明したONO 膜端から半
導体基板表面に垂直に降ろした垂線と浮遊電極の裾部側
面の相対位置との関係を示す特性図。
【図６】従来の不揮発性半導体記憶装置のメモリセルの
製造工程の一部についてセルトランジスタのチャネル幅
Ｗ方向の構造を示す断面図。
製造工程の一部についてセルトランジスタのチャネル幅
Ｗ方向の構造を示す断面図。
【図７】図６に示したセルトランジスタのチャネル長Ｌ
方向の構造を示す断面図。
方向の構造を示す断面図。
【図８】従来の方法で製造されたセルトランジスタのゲ
ート電極部のチャネル長Ｌ方向の構造を拡大して示す断
面図。
ート電極部のチャネル長Ｌ方向の構造を拡大して示す断
面図。
301 …シリコン基板、 302 …第１のシリコン酸化膜、 303 …第１の多結晶シリコン膜、 306 …第３のシリコン酸化膜、 307 …第４のシリコン酸化膜、 308 …第２の多結晶シリコン膜、 309 …ゲート間絶縁膜（ONO 膜）、 310 …第３の多結晶シリコン膜、 311 …WSi 膜、 312 …第５のシリコン酸化膜、 313 …第６のシリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 (72)発明者 角田 弘昭 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 坂上 栄人 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 金高 秀海 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 姫野 嘉朗 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 米浜 敬祐 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 (72)発明者 高橋 邦栄 岩手県北上市北工業団地６番６号 岩手東 芝エレクトロニクス株式会社内 Ｆターム(参考） 5F004 AA16 BA04 CA01 DA00 DA04 DA26 DB02 DB03 EA06 5F058 BC02 BF07 BF61 BF63 5F083 EP03 EP23 EP55 EP56 EP77 ER22 GA11 GA19 GA27 GA30 JA04 JA32 JA35 JA53 NA01 PR03 PR12 PR40 5F101 BA07 BA12 BA23 BA29 BA36 BB08 BD33 BD35 BF02 BH03 BH14
Claims (8)
- 【請求項１】 主表面を有する半導体基板上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された浮遊ゲート電極と、 前記浮遊電極上に形成されたゲート間絶縁膜と、 前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記浮遊ゲート電極の裾部側面と浮遊ゲート電
極下の前記ゲート絶縁膜の表面との間の角度が90度以上
であることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 主表面を有する半導体基板上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された浮遊ゲート電極と、 前記浮遊電極上に形成されたゲート間絶縁膜と、 前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記浮遊ゲート電極の裾部は、前記浮遊ゲート
電極の側面より内側に位置することを特徴とする不揮発
性半導体記憶装置。 - 【請求項３】 主表面を有する半導体基板上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成された浮遊ゲート電極と、 前記浮遊電極上に形成されたゲート間絶縁膜と、 前記ゲート間絶縁膜上に形成された制御ゲート電極とを
具備し、前記ゲート間絶縁膜端から半導体基板表面に垂
直に降ろした垂線より、前記浮遊電極の裾部側面が内側
にあることを特徴とする請求項１または２記載の不揮発
性半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置を製造する際、 前記半導体基板上にゲート絶縁膜用の第１のシリコン酸
化膜、浮遊ゲート用の第１の多結晶シリコン膜、シリコ
ンナイトライド膜、第２のシリコン酸化膜を堆積する工
程と、 光蝕刻法によりフォトレジストを所望のパターンに加工
し、それをマスクにして反応性イオンエッチング法によ
り第１のシリコン酸化膜とシリコンナイトライド膜を加
工し、02 プラズマ中に半導体基板を晒し、前記フォト
レジストを除去する工程と、 前記第２のシリコン酸化膜をマスクにして反応性イオン
エッチング法により第１の多結晶シリコン膜を加工する
工程と、 前記半導体基板に素子分離領域を形成した後、第２のシ
リコン酸化膜、シリコンナイトライド膜を除去する工程
と、 さらに、浮遊ゲート用の第２の多結晶シリコン膜を堆積
してチャネル幅Ｗ方向に分離した後、ゲート間絶縁膜
と、制御ゲート用の第３の多結晶シリコン膜および金属
シリサイド膜と、ゲート表面保護用の第３のシリコン酸
化膜を堆積する工程と、 前記第３のシリコン酸化膜をパターンニング加工し、そ
れをマスクにして反応性イオンエッチング法により、前
記金属シリサイド膜、第３の多結晶シリコン膜、ゲート
間絶縁膜、第２の多結晶シリコン膜、第１の多結晶シリ
コン膜をチャネル長Ｌ方向方向に分離加工する工程と、 前記第１の多結晶シリコン膜、第２の多結晶シリコン
膜、第３の多結晶シリコン膜および金属シリサイド膜と
ゲート間絶縁膜の側壁にゲート表面保護用の第６のシリ
コン酸化膜を形成する工程とを具備し、 前記第２の多結晶シリコン膜および第１の多結晶シリコ
ン膜を反応性イオンエッチング法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
を第１のシリコン酸化膜の表面までエッチングした後、
オーバーエッチングのガス系にHBr/ 02 を用いてオーバ
ーエッチングを行うことを特徴とする不揮発性半導体記
憶装置の製造方法。 - 【請求項５】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体記憶装置を製造する際、 前記半導体基板上にゲート絶縁膜用の第１のシリコン酸
化膜、浮遊ゲート用の第１の多結晶シリコン膜、シリコ
ンナイトライド膜、第２のシリコン酸化膜を堆積する工
程と、 光蝕刻法によりフォトレジストを所望のパターンに加工
し、それをマスクにして反応性イオンエッチング法によ
り第１のシリコン酸化膜とシリコンナイトライド膜を加
工し、02 プラズマ中に半導体基板を晒し、前記フォト
レジストを除去する工程と、 前記第２のシリコン酸化膜をマスクにして反応性イオン
エッチング法により第１の多結晶シリコン膜を加工する
工程と、 前記半導体基板に素子分離領域を形成した後、第２のシ
リコン酸化膜、シリコンナイトライド膜を除去する工程
と、 さらに、浮遊ゲート用の第２の多結晶シリコン膜を堆積
してチャネル幅Ｗ方向に分離した後、ゲート間絶縁膜
と、制御ゲート用の第３の多結晶シリコン膜および金属
シリサイド膜と、ゲート表面保護用の第３のシリコン酸
化膜を堆積する工程と、 この後、前記第３のシリコン酸化膜をパターンニング加
工し、それをマスクにして反応性イオンエッチング法に
より、前記金属シリサイド膜、第３の多結晶シリコン
膜、ゲート間絶縁膜、第２の多結晶シリコン膜、第１の
多結晶シリコン膜をチャネル長Ｌ方向方向に分離加工す
る工程と、 前記第１の多結晶シリコン膜、第２の多結晶シリコン
膜、第３の多結晶シリコン膜および金属シリサイド膜と
ゲート間絶縁膜の側壁にゲート表面保護用の第６のシリ
コン酸化膜を形成する工程とを具備し、 前記第２の多結晶シリコン膜および第１の多結晶シリコ
ン膜を反応性イオンエッチング法により加工する時に、
Cl2 /HBr/02 のガス系を用い、第１の多結晶シリコン膜
を第１のシリコン酸化膜の表面までエッチングした後、
オーバーエッチングのガス系にHBr/ 02 を用いてオーバ
ーエッチングを100 ％以上行うことを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項６】 請求項４または５記載の不揮発性半導体
記憶装置の製造方法において、 前記第６のシリコン酸化膜113 を形成する時に、1000℃
の02 雰囲気で厚さ10nm以上酸化することを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項７】 請求項４または５記載の不揮発性半導体
記憶装置の製造方法において、 前記第６のシリコン酸化膜を形成する時に、H2 、02 の
ガス系を用いたInsituSteamed Generation(ISSG) の酸
化法を用いることを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項８】 請求項４または５記載の不揮発性半導体
記憶装置の製造方法において、 前記第６のシリコン酸化膜を形成する時に、03 酸化を
用いることを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065425A JP4313956B2 (ja) | 2001-03-08 | 2001-03-08 | 不揮発性半導体記憶装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065425A JP4313956B2 (ja) | 2001-03-08 | 2001-03-08 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
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|---|---|
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| JP4313956B2 JP4313956B2 (ja) | 2009-08-12 |
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|---|---|---|---|
| JP2001065425A Expired - Fee Related JP4313956B2 (ja) | 2001-03-08 | 2001-03-08 | 不揮発性半導体記憶装置の製造方法 |
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|---|---|
| JP (1) | JP4313956B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311279A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法及びそれにより製造されたフラッシュメモリ素子 |
| US7026683B2 (en) | 2003-04-11 | 2006-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having grooves isolating the floating electrodes of memory cells and method of manufacturing the nonvolatile semiconductor memory device |
| JP2006294841A (ja) * | 2005-04-11 | 2006-10-26 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7489006B2 (en) | 2005-03-24 | 2009-02-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and manufacturing method therefor |
-
2001
- 2001-03-08 JP JP2001065425A patent/JP4313956B2/ja not_active Expired - Fee Related
Cited By (6)
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|---|---|---|---|---|
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| JP2005311279A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法及びそれにより製造されたフラッシュメモリ素子 |
| US7489006B2 (en) | 2005-03-24 | 2009-02-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and manufacturing method therefor |
| CN100461427C (zh) * | 2005-03-24 | 2009-02-11 | 株式会社东芝 | 非易失性半导体存储器件及其制造方法 |
| US7718490B2 (en) | 2005-03-24 | 2010-05-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and manufacturing method therefor |
| JP2006294841A (ja) * | 2005-04-11 | 2006-10-26 | Renesas Technology Corp | 半導体装置の製造方法 |
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