JPH1174384A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1174384A JPH1174384A JP9234167A JP23416797A JPH1174384A JP H1174384 A JPH1174384 A JP H1174384A JP 9234167 A JP9234167 A JP 9234167A JP 23416797 A JP23416797 A JP 23416797A JP H1174384 A JPH1174384 A JP H1174384A
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- floating gate
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- oxide film
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Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置の安定した消去動作を
得る。 【解決手段】半導体基板１上に第１ののゲート絶縁膜２
を形成し、その上にフローティングゲート２２を形成す
る。フローティングゲート２２の上部を選択酸化し、そ
の酸化物を等方性エッチングし、形状がフローティング
ゲート２２より小さいＬＯＣＯＳ酸化膜２４を形成す
る。さらに、フローティングゲート２２の側部にスペー
サー２２を形成する。さらに、フローティングゲート２
２の一部と重なって下方へ延在されるコントロールゲー
ト９を形成する。ＬＯＣＯＳ酸化膜２４をフローティン
グゲート２２より小さく形成することにより、フローテ
ィングゲート２２の上部外側に形成される突起物２３が
コントロールゲート９に入り込むように形成される。
得る。 【解決手段】半導体基板１上に第１ののゲート絶縁膜２
を形成し、その上にフローティングゲート２２を形成す
る。フローティングゲート２２の上部を選択酸化し、そ
の酸化物を等方性エッチングし、形状がフローティング
ゲート２２より小さいＬＯＣＯＳ酸化膜２４を形成す
る。さらに、フローティングゲート２２の側部にスペー
サー２２を形成する。さらに、フローティングゲート２
２の一部と重なって下方へ延在されるコントロールゲー
ト９を形成する。ＬＯＣＯＳ酸化膜２４をフローティン
グゲート２２より小さく形成することにより、フローテ
ィングゲート２２の上部外側に形成される突起物２３が
コントロールゲート９に入り込むように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、保持された情報の
消去特性を向上させた不揮発性半導体記憶装置及びその
製造方法に関する。
消去特性を向上させた不揮発性半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリであるＥＥＰＲＯ
Ｍまたはフラッシュメモリでは、スタック型やスプリッ
トゲート型等が一般的に採用されている。このスプリッ
トゲート型のフラッシュメモリのメモリ構造は図１２に
示されている。一般に、図１２に示されるようにコント
ロールゲート９が絶縁膜１０１を介してフローティング
ゲート８の上部から側部にかけて延在されて形成されて
成るスプリットゲート型フラッシュメモリが知られてい
る。このスプリットゲート型フラッシュメモリは以下に
説明する製造方法によって形成され、製造方法を図９乃
至図１２を用いて説明する。
Ｍまたはフラッシュメモリでは、スタック型やスプリッ
トゲート型等が一般的に採用されている。このスプリッ
トゲート型のフラッシュメモリのメモリ構造は図１２に
示されている。一般に、図１２に示されるようにコント
ロールゲート９が絶縁膜１０１を介してフローティング
ゲート８の上部から側部にかけて延在されて形成されて
成るスプリットゲート型フラッシュメモリが知られてい
る。このスプリットゲート型フラッシュメモリは以下に
説明する製造方法によって形成され、製造方法を図９乃
至図１２を用いて説明する。
【０００３】まず、半導体基板１上に約１００Åの膜厚
の第１のゲート酸化膜２を熱酸化により形成し、さらに
約１５００Åの膜厚のシリコン膜３を例えばＣＶＤで成
膜し形成する。シリコン膜３は、単結晶シリコン膜でも
適用可能であるが、ここではポリシリコン膜で説明す
る。さらにポリシリコン膜３上に約５００Åの膜厚の耐
酸化膜（シリコン窒化膜）４を形成する。このシリコン
窒化膜４には、周知のパターニング技術により、図示し
ないホトレジストを介して約０．５〜０．７μｍの開口
部が形成される。開口部の形成によりＬＯＣＯＳ酸化膜
の形成予定部のポリシリコン膜が露出される（以上、図
９及び１０参照）。
の第１のゲート酸化膜２を熱酸化により形成し、さらに
約１５００Åの膜厚のシリコン膜３を例えばＣＶＤで成
膜し形成する。シリコン膜３は、単結晶シリコン膜でも
適用可能であるが、ここではポリシリコン膜で説明す
る。さらにポリシリコン膜３上に約５００Åの膜厚の耐
酸化膜（シリコン窒化膜）４を形成する。このシリコン
窒化膜４には、周知のパターニング技術により、図示し
ないホトレジストを介して約０．５〜０．７μｍの開口
部が形成される。開口部の形成によりＬＯＣＯＳ酸化膜
の形成予定部のポリシリコン膜が露出される（以上、図
９及び１０参照）。
【０００４】続いて、シリコン窒化膜４をエッチング
し、除去する。次に、Ｂｕｆｆｅｒｅｄフッ酸（例え
ば、ＨＦ：Ｈ2Ｏ：ＮＨ4Ｆ＝１：４０：２０）でエッチ
ングし、このＬＯＣＯＳ酸化膜６の上面を約１００Å〜
３００Åだけ削り、露出したＬＯＣＯＳ酸化膜６をマス
クにして、露出されたポリシリコン膜６を異方性エッチ
ングすることにより除去する。これにより、図１０のよ
うなフローティングゲート８を得る。尚、上記のように
加工されたＬＯＣＯＳ酸化膜には異なる符号「７」を付
している（図１１参照）。
し、除去する。次に、Ｂｕｆｆｅｒｅｄフッ酸（例え
ば、ＨＦ：Ｈ2Ｏ：ＮＨ4Ｆ＝１：４０：２０）でエッチ
ングし、このＬＯＣＯＳ酸化膜６の上面を約１００Å〜
３００Åだけ削り、露出したＬＯＣＯＳ酸化膜６をマス
クにして、露出されたポリシリコン膜６を異方性エッチ
ングすることにより除去する。これにより、図１０のよ
うなフローティングゲート８を得る。尚、上記のように
加工されたＬＯＣＯＳ酸化膜には異なる符号「７」を付
している（図１１参照）。
【０００５】次いで、フッ酸でフローティングゲート７
直下以外の第１のゲート絶縁膜２をスライトエッチング
した後、全面を例えばＣＶＤによりシリコン酸化膜を成
膜し、第２のゲート絶縁膜１０が形成される。最後に、
１５００Åのドープされたポリシリコン膜、１５００Å
のＷＳｉｘ膜を順次形成し、第２のゲート絶縁膜１０を
介してフローティングゲート８の上部から側部にかけて
延在するようにコントロールゲート９を形成する。次い
で、フローティングゲート８及びコントロールゲート９
をマスクにして不純物を半導体基板上に注入してソース
領域１１を形成した後、さらにもう一度不純物を注入し
てドレイン領域を形成し、図１２のようなスプリットゲ
ート型フラッシュメモリが形成される。上述の如くフラ
ッシュメモリを生成することにより、図１２の点線で囲
まれた領域ではフローティングゲート８の先が突き出た
形となる。
直下以外の第１のゲート絶縁膜２をスライトエッチング
した後、全面を例えばＣＶＤによりシリコン酸化膜を成
膜し、第２のゲート絶縁膜１０が形成される。最後に、
１５００Åのドープされたポリシリコン膜、１５００Å
のＷＳｉｘ膜を順次形成し、第２のゲート絶縁膜１０を
介してフローティングゲート８の上部から側部にかけて
延在するようにコントロールゲート９を形成する。次い
で、フローティングゲート８及びコントロールゲート９
をマスクにして不純物を半導体基板上に注入してソース
領域１１を形成した後、さらにもう一度不純物を注入し
てドレイン領域を形成し、図１２のようなスプリットゲ
ート型フラッシュメモリが形成される。上述の如くフラ
ッシュメモリを生成することにより、図１２の点線で囲
まれた領域ではフローティングゲート８の先が突き出た
形となる。
【０００６】次に図１２のメモリセルの消去及び書き込
みの原理について簡単に説明する。図１２の如きスプリ
ットゲート型フラッシュメモリにおいて、書き込み対象
のメモリセル（以下、選択セルと称する）のトランジス
タをオンさせて、電子をフローティングゲート８に注入
することによりプログラムの書き込みを行っていた。ま
た、図１２の点線で囲んだ領域では、フローティングゲ
ート８の上面のポリシリコン膜３を酸化して、ポリシリ
コン膜３上にＬＯＣＯＳ酸化膜７を形成することによ
り、バーズビーク先端部に突起部１４を形成していた。
フローティングゲート８に蓄積された情報を消去する
際、ソース１１をアースし、コントロールゲート９に例
えば１５Ｖの電圧を印加することにより、この突起部１
４に電界集中を発生させ、この電界集中を利用しフロー
ティングゲート８からコントロールゲート９へ電子を引
き抜き、消去を行っていた。
みの原理について簡単に説明する。図１２の如きスプリ
ットゲート型フラッシュメモリにおいて、書き込み対象
のメモリセル（以下、選択セルと称する）のトランジス
タをオンさせて、電子をフローティングゲート８に注入
することによりプログラムの書き込みを行っていた。ま
た、図１２の点線で囲んだ領域では、フローティングゲ
ート８の上面のポリシリコン膜３を酸化して、ポリシリ
コン膜３上にＬＯＣＯＳ酸化膜７を形成することによ
り、バーズビーク先端部に突起部１４を形成していた。
フローティングゲート８に蓄積された情報を消去する
際、ソース１１をアースし、コントロールゲート９に例
えば１５Ｖの電圧を印加することにより、この突起部１
４に電界集中を発生させ、この電界集中を利用しフロー
ティングゲート８からコントロールゲート９へ電子を引
き抜き、消去を行っていた。
【０００７】
【発明が解決しようとする課題】上記のようにフローテ
ィングゲート８の上部外側に突起部１４を形成すること
により電界集中を起こさせ、フローティングゲート８か
らコントロールゲート９へのトンネリング電流を流れや
すくさせていた。しかしながら、従来の製造方法で形成
された突起物１４の形状ではトンネリング電流の流れが
不十分であった。つまり、従来の方法で突起物１４を製
造すると、突起物１４は図１２のようにフローティング
ゲート８の幅がＬＯＣＯＳ酸化膜７より狭くなり、ＬＯ
ＣＯＳ酸化膜７を介するため、突起物１４とコントロー
ルゲート９との間にある程度の距離ができる。電界強度
は電極間の距離に反比例するため、フローティングゲー
ト８及びコントロールゲート間の電界集中が十分に発生
せず、トンネリング電流も十分に発生するとは言えなか
った。
ィングゲート８の上部外側に突起部１４を形成すること
により電界集中を起こさせ、フローティングゲート８か
らコントロールゲート９へのトンネリング電流を流れや
すくさせていた。しかしながら、従来の製造方法で形成
された突起物１４の形状ではトンネリング電流の流れが
不十分であった。つまり、従来の方法で突起物１４を製
造すると、突起物１４は図１２のようにフローティング
ゲート８の幅がＬＯＣＯＳ酸化膜７より狭くなり、ＬＯ
ＣＯＳ酸化膜７を介するため、突起物１４とコントロー
ルゲート９との間にある程度の距離ができる。電界強度
は電極間の距離に反比例するため、フローティングゲー
ト８及びコントロールゲート間の電界集中が十分に発生
せず、トンネリング電流も十分に発生するとは言えなか
った。
【０００８】本発明の目的は、電界集中をより一層起こ
させ、トンネリング電流を発生させることにより、消去
動作を安定して動作させることを目的とする。
させ、トンネリング電流を発生させることにより、消去
動作を安定して動作させることを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、ゲート
絶縁膜上に、かつ、フローティングゲートの側部にスペ
ーサーを形成し、フローティングゲートに形成される突
起物がコントロールゲートに囲まれるように形成される
ことを特徴とする。また、ＬＯＣＯＳ酸化膜、フローテ
ィングゲート及び第１の絶縁膜を形成した後、第１の絶
縁膜をエッチングし、フローティングゲートの側面にス
ペーサを形成し、かつ、前記ＬＯＣＯＳ酸化膜をエッチ
ングして、この形状をフローティングゲートより小さく
するようにエッチングすることを特徴とする。
絶縁膜上に、かつ、フローティングゲートの側部にスペ
ーサーを形成し、フローティングゲートに形成される突
起物がコントロールゲートに囲まれるように形成される
ことを特徴とする。また、ＬＯＣＯＳ酸化膜、フローテ
ィングゲート及び第１の絶縁膜を形成した後、第１の絶
縁膜をエッチングし、フローティングゲートの側面にス
ペーサを形成し、かつ、前記ＬＯＣＯＳ酸化膜をエッチ
ングして、この形状をフローティングゲートより小さく
するようにエッチングすることを特徴とする。
【００１０】さらに、ＬＯＣＯＳ酸化膜、フローティン
グゲート及び第１の絶縁膜を形成し、ＬＯＣＯＳ酸化膜
が露出しない程度に前記第１のシリコン膜をエッチング
した後、ＬＯＣＯＳ酸化膜の形状がフローティングゲー
トの形状より小さくなる程度に第１の絶縁膜をエッチン
グすることを特徴とする。本発明によれば、ＬＯＣＯＳ
酸化膜をフローティングゲートより小さくなるように形
成することによって、フローティングゲートの上部外側
の突起物がコントロールゲートに入り込み、囲まれるよ
うに形成され、この形状により突起物に電界集中がより
起こりやすくなる。
グゲート及び第１の絶縁膜を形成し、ＬＯＣＯＳ酸化膜
が露出しない程度に前記第１のシリコン膜をエッチング
した後、ＬＯＣＯＳ酸化膜の形状がフローティングゲー
トの形状より小さくなる程度に第１の絶縁膜をエッチン
グすることを特徴とする。本発明によれば、ＬＯＣＯＳ
酸化膜をフローティングゲートより小さくなるように形
成することによって、フローティングゲートの上部外側
の突起物がコントロールゲートに入り込み、囲まれるよ
うに形成され、この形状により突起物に電界集中がより
起こりやすくなる。
【００１１】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の第１の実施の形態について説明す
る。尚、図９のように半導体基板１に第１のゲート酸化
膜２を形成する工程から図１１のように予定されるフロ
ーティングゲートの形状に合わせてポリシリコン膜３を
エッチングする工程までは従来と同一の工程になるの
で、説明を省略する。
憶装置の製造方法の第１の実施の形態について説明す
る。尚、図９のように半導体基板１に第１のゲート酸化
膜２を形成する工程から図１１のように予定されるフロ
ーティングゲートの形状に合わせてポリシリコン膜３を
エッチングする工程までは従来と同一の工程になるの
で、説明を省略する。
【００１２】図１１のようにエッチング加工して形成さ
れたＬＯＣＯＳ酸化膜７をマスクして、ポリシリコン酸
化膜３をエッチングしてフローティングゲート８を形成
する工程の後、全面に例えばＣＶＤにより酸化膜２０を
１００〜２０００Å程度成膜する（以上、図１参照）。
酸化膜２０の形成後、酸化膜２０全面を異方性エッチン
グによりオーバーエッチングし、若干半導体基板１まで
削る。オーバーエッチの作用により、ＬＯＣＯＳ酸化膜
７はその形状がフローティングゲート８より小さくな
る。また、異方性エッチングを行うので、フローティン
グゲート８の側部に成膜された酸化膜２０は、図２のよ
うなスペーサー２１として形成される（以上、図２参
照）。尚、上記のように削られたフローティングゲー
ト、その突起部及びＬＯＣＯＳ酸化膜は従来の形状と異
なるため、これよりフローティングゲート２２、突起部
２３及びＬＯＣＯＳ酸化膜２４と称する次いで、フッ酸
（例えば、ＨＦ：Ｈ2Ｏ＝１：２５）で全面をエッチン
グした後、例えばＣＶＤ法によりシリコン酸化膜を全面
に成膜し、第２のゲート絶縁膜２５を形成する。このエ
ッチングにより、シリコン中の歪みがの発生した部分が
除去される（以上、図３参照）。
れたＬＯＣＯＳ酸化膜７をマスクして、ポリシリコン酸
化膜３をエッチングしてフローティングゲート８を形成
する工程の後、全面に例えばＣＶＤにより酸化膜２０を
１００〜２０００Å程度成膜する（以上、図１参照）。
酸化膜２０の形成後、酸化膜２０全面を異方性エッチン
グによりオーバーエッチングし、若干半導体基板１まで
削る。オーバーエッチの作用により、ＬＯＣＯＳ酸化膜
７はその形状がフローティングゲート８より小さくな
る。また、異方性エッチングを行うので、フローティン
グゲート８の側部に成膜された酸化膜２０は、図２のよ
うなスペーサー２１として形成される（以上、図２参
照）。尚、上記のように削られたフローティングゲー
ト、その突起部及びＬＯＣＯＳ酸化膜は従来の形状と異
なるため、これよりフローティングゲート２２、突起部
２３及びＬＯＣＯＳ酸化膜２４と称する次いで、フッ酸
（例えば、ＨＦ：Ｈ2Ｏ＝１：２５）で全面をエッチン
グした後、例えばＣＶＤ法によりシリコン酸化膜を全面
に成膜し、第２のゲート絶縁膜２５を形成する。このエ
ッチングにより、シリコン中の歪みがの発生した部分が
除去される（以上、図３参照）。
【００１３】さらに、１５００Åのポリシリコン膜、１
５００ÅのＷＳｉｘ膜を順次形成する。その後、第２の
ゲート絶縁膜２５を介してフローティングゲート８の上
部から側部にかけて延在するようにコントロールゲート
９を形成する。さらに、フローティングゲート８及びコ
ントロールゲート９をマスクにして不純物を半導体基板
上に注入してソース領域１１及びドレイン領域を形成す
る。図４のようなスプリットゲート型フラッシュメモリ
が形成される。
５００ÅのＷＳｉｘ膜を順次形成する。その後、第２の
ゲート絶縁膜２５を介してフローティングゲート８の上
部から側部にかけて延在するようにコントロールゲート
９を形成する。さらに、フローティングゲート８及びコ
ントロールゲート９をマスクにして不純物を半導体基板
上に注入してソース領域１１及びドレイン領域を形成す
る。図４のようなスプリットゲート型フラッシュメモリ
が形成される。
【００１４】本発明の製造方法では、図２に示すごとく
異方性エッチングにより突起部２３が露出するように形
成されるため、第２のゲート酸化膜２５及びコントロー
ルゲート９が突起部２３を覆うように形成される。つま
り、突起部２３が第２ゲート酸化膜２５及びコントロー
ルゲート９に囲まれる状態になる。その結果、フローテ
ィングゲート２２の突起部２３とコントロールゲート９
との距離が近くなり、従来の第１０図と比べ、突起部２
３の先端がより先鋭となるので、突起部２３の先端から
コントロールゲート９に発生する電気力線の間隔が狭く
なるので、電界集中がより起こりやすくなる。よって、
消去動作の際、ソースに０Ｖを、コントロールゲート９
に１５Ｖを印加すると、より大きな電界集中によりトン
ネル電流が発生しやすくなる。その為、フローティング
ゲート８からコントロールゲート９へ電子を引き抜きや
すくなり、より安定した消去動作を行うことができる。
異方性エッチングにより突起部２３が露出するように形
成されるため、第２のゲート酸化膜２５及びコントロー
ルゲート９が突起部２３を覆うように形成される。つま
り、突起部２３が第２ゲート酸化膜２５及びコントロー
ルゲート９に囲まれる状態になる。その結果、フローテ
ィングゲート２２の突起部２３とコントロールゲート９
との距離が近くなり、従来の第１０図と比べ、突起部２
３の先端がより先鋭となるので、突起部２３の先端から
コントロールゲート９に発生する電気力線の間隔が狭く
なるので、電界集中がより起こりやすくなる。よって、
消去動作の際、ソースに０Ｖを、コントロールゲート９
に１５Ｖを印加すると、より大きな電界集中によりトン
ネル電流が発生しやすくなる。その為、フローティング
ゲート８からコントロールゲート９へ電子を引き抜きや
すくなり、より安定した消去動作を行うことができる。
【００１５】次に、本発明の不揮発性半導体記憶装置の
製造方法の第２の実施の形態について説明する。尚、第
１の実施形態と同様、半導体基板１に第１のゲート酸化
膜２を形成する工程から図１１のように予定されるフロ
ーティングゲートの形状に合わせてポリシリコン膜３を
エッチングする工程まではその説明を省略する。図１１
のようにエッチング加工して形成されたＬＯＣＯＳ酸化
膜７をマスクして、ポリシリコン酸化膜３をエッチング
してフローティングゲート８を形成する工程の後、全面
に例えばＣＶＤにより酸化膜２０を５００〜３０００Å
程度成膜する。酸化膜２０の形成後、酸化膜２０全面を
異方性エッチングする。この異方性エッチングは半導体
基板１が現れる前に止められる。例えば、半導体基板１
及びＬＯＣＯＳ酸化膜上の酸化膜２０が１００〜３００
Å程度残るようにをエッチングされるとともに、異方性
エッチングのためフローティングゲート８の側部に成膜
された酸化膜２０は多くは削られない。これによって、
図５のように、酸化膜２０は、半導体基板上１及びＬＯ
ＣＯＳ酸化膜８上で薄い膜が残り、フローティングゲー
ト８の側部ではスペーサのごとく膜が残存する（以上、
図５参照）。
製造方法の第２の実施の形態について説明する。尚、第
１の実施形態と同様、半導体基板１に第１のゲート酸化
膜２を形成する工程から図１１のように予定されるフロ
ーティングゲートの形状に合わせてポリシリコン膜３を
エッチングする工程まではその説明を省略する。図１１
のようにエッチング加工して形成されたＬＯＣＯＳ酸化
膜７をマスクして、ポリシリコン酸化膜３をエッチング
してフローティングゲート８を形成する工程の後、全面
に例えばＣＶＤにより酸化膜２０を５００〜３０００Å
程度成膜する。酸化膜２０の形成後、酸化膜２０全面を
異方性エッチングする。この異方性エッチングは半導体
基板１が現れる前に止められる。例えば、半導体基板１
及びＬＯＣＯＳ酸化膜上の酸化膜２０が１００〜３００
Å程度残るようにをエッチングされるとともに、異方性
エッチングのためフローティングゲート８の側部に成膜
された酸化膜２０は多くは削られない。これによって、
図５のように、酸化膜２０は、半導体基板上１及びＬＯ
ＣＯＳ酸化膜８上で薄い膜が残り、フローティングゲー
ト８の側部ではスペーサのごとく膜が残存する（以上、
図５参照）。
【００１６】次いで、異方性エッチングされた酸化膜２
０を、フッ酸により等方性エッチングする。等方性エッ
チングにより、酸化膜２０の下部の半導体基板１が露出
され、しかもＬＯＣＯＳ酸化膜７の形状がフローティン
グゲート８の形状より小さくなるようにエッチングされ
る。また、この等方性エッチングによってフローティン
グゲート８の側部の酸化膜２０だけが残り、スペーサー
２６が形成される（以上、図６参照）。尚、上記のよう
に削られたフローティングゲート、その突起部及びＬＯ
ＣＯＳ酸化膜は従来の形状と異なるため、これよりフロ
ーティングゲート２７、突起部２８及びＬＯＣＯＳ酸化
膜２９と称する次いで、例えばＣＶＤ法によりシリコン
酸化膜を成膜し、第２のゲート絶縁膜３０を形成する。
フッ酸によりエッチングされて、歪みが発生したシリコ
ン酸化膜が除去されているので（以上、図７参照）、そ
のまま第２のゲート絶縁膜３０を形成することが可能と
なる。さらに、１５００Åのポリシリコン膜、１５００
ÅのＷＳｉｘ膜を順次形成する。
０を、フッ酸により等方性エッチングする。等方性エッ
チングにより、酸化膜２０の下部の半導体基板１が露出
され、しかもＬＯＣＯＳ酸化膜７の形状がフローティン
グゲート８の形状より小さくなるようにエッチングされ
る。また、この等方性エッチングによってフローティン
グゲート８の側部の酸化膜２０だけが残り、スペーサー
２６が形成される（以上、図６参照）。尚、上記のよう
に削られたフローティングゲート、その突起部及びＬＯ
ＣＯＳ酸化膜は従来の形状と異なるため、これよりフロ
ーティングゲート２７、突起部２８及びＬＯＣＯＳ酸化
膜２９と称する次いで、例えばＣＶＤ法によりシリコン
酸化膜を成膜し、第２のゲート絶縁膜３０を形成する。
フッ酸によりエッチングされて、歪みが発生したシリコ
ン酸化膜が除去されているので（以上、図７参照）、そ
のまま第２のゲート絶縁膜３０を形成することが可能と
なる。さらに、１５００Åのポリシリコン膜、１５００
ÅのＷＳｉｘ膜を順次形成する。
【００１７】その後、第２のゲート絶縁膜３０を介して
フローティングゲート８の上部から側部にかけて延在す
るようにコントロールゲート９を形成する。さらに、フ
ローティングゲート８及びコントロールゲート９をマス
クにして不純物を半導体基板上に注入してソース領域１
１及びドレイン領域を形成する。その結果、図８のよう
なスプリットゲート型フラッシュメモリが形成される。
フローティングゲート８の上部から側部にかけて延在す
るようにコントロールゲート９を形成する。さらに、フ
ローティングゲート８及びコントロールゲート９をマス
クにして不純物を半導体基板上に注入してソース領域１
１及びドレイン領域を形成する。その結果、図８のよう
なスプリットゲート型フラッシュメモリが形成される。
【００１８】第２の実施形態においても、第２のゲート
酸化膜３０及びコントロールゲート９が突起部２８を覆
うように形成される。これにより、コントロールゲート
９がこの突起部２８を囲むように形成されているので、
従来よりも突起部２８の先端で電界集中が起こりやすく
なり、フローティングゲート２７からコントロールゲー
ト９へのトンネル電流が発生しやすくなる。その為、フ
ローティングゲート２７からコントロールゲートへ電子
を引き抜きやすくなり、より安定した消去動作を行うこ
とができる。
酸化膜３０及びコントロールゲート９が突起部２８を覆
うように形成される。これにより、コントロールゲート
９がこの突起部２８を囲むように形成されているので、
従来よりも突起部２８の先端で電界集中が起こりやすく
なり、フローティングゲート２７からコントロールゲー
ト９へのトンネル電流が発生しやすくなる。その為、フ
ローティングゲート２７からコントロールゲートへ電子
を引き抜きやすくなり、より安定した消去動作を行うこ
とができる。
【００１９】また、第２の実施形態では、異方性エッチ
ングすることにより酸化膜２０を１００〜３００Å程度
残すので、半導体基板１上のダメージを防止することが
できる。また、半導体基板１上の酸化膜２０を全て除去
するのにフッ酸を用いている。フッ酸を用いることによ
り、ダメージのあるシリコン酸化膜を取り除くことがで
き、前記ダメージを無くしている。
ングすることにより酸化膜２０を１００〜３００Å程度
残すので、半導体基板１上のダメージを防止することが
できる。また、半導体基板１上の酸化膜２０を全て除去
するのにフッ酸を用いている。フッ酸を用いることによ
り、ダメージのあるシリコン酸化膜を取り除くことがで
き、前記ダメージを無くしている。
【００２０】また、第１及び第２の実施の形態において
は、フローティングゲートの側面にそれぞれスペーサー
２１及び２６を形成することにより、コントロールゲー
トからフローティングゲート９へ電子が移動するという
誤動作、即ちリバーストンネリング現象を防止すること
ができる。もし、フローティングゲート８の側部に向か
い突起部が形成が形成されると、フローティングゲート
に直接コントロールゲートを形成する場合、その凹凸に
コントロールゲート９が入り込んでコントロールゲート
の一部に突起物が生成される。すると、この突起物に電
界集中が発生し、この突起物からフローティングゲート
８へ電子が移動する恐れがある。しかし、第１及び第２
の実施形態では、フローティングゲート側部がスペーサ
ーで埋められ、かつ、スペーサーの外側は滑らかになり
コントロールゲート９には突起部が生成されない。その
為、コントロールゲートを形成しても、上記のような突
起物が生成されないので、電界集中は発生せず、コント
ロールゲートからフローティングゲートへの電子の移動
が防止される。
は、フローティングゲートの側面にそれぞれスペーサー
２１及び２６を形成することにより、コントロールゲー
トからフローティングゲート９へ電子が移動するという
誤動作、即ちリバーストンネリング現象を防止すること
ができる。もし、フローティングゲート８の側部に向か
い突起部が形成が形成されると、フローティングゲート
に直接コントロールゲートを形成する場合、その凹凸に
コントロールゲート９が入り込んでコントロールゲート
の一部に突起物が生成される。すると、この突起物に電
界集中が発生し、この突起物からフローティングゲート
８へ電子が移動する恐れがある。しかし、第１及び第２
の実施形態では、フローティングゲート側部がスペーサ
ーで埋められ、かつ、スペーサーの外側は滑らかになり
コントロールゲート９には突起部が生成されない。その
為、コントロールゲートを形成しても、上記のような突
起物が生成されないので、電界集中は発生せず、コント
ロールゲートからフローティングゲートへの電子の移動
が防止される。
【００２１】
【発明の効果】本発明によれば、ＬＯＣＯＳ酸化膜をフ
ローティングゲートより小さくなるように形成すること
によって、フローティングゲートの上部外側の突起部が
コントロールゲートに囲まれるように形成されるので、
前記突起部の先端に電界集中がより起こりやすくなる。
その為、トンネリング電流がより発生しやすくなり、フ
ローティングゲートからコントロールゲートへ電子をよ
り一層引き抜きやすくなる。よって、消去動作を安定し
て起こさせ、消去特性を向上させることができる。ま
た、電界集中がより発生しやすくなるため、消去の際、
コントロールゲートに印加する電圧を低下させることも
可能になり、半導体記憶装置の耐圧特性も改善すること
ができる。
ローティングゲートより小さくなるように形成すること
によって、フローティングゲートの上部外側の突起部が
コントロールゲートに囲まれるように形成されるので、
前記突起部の先端に電界集中がより起こりやすくなる。
その為、トンネリング電流がより発生しやすくなり、フ
ローティングゲートからコントロールゲートへ電子をよ
り一層引き抜きやすくなる。よって、消去動作を安定し
て起こさせ、消去特性を向上させることができる。ま
た、電界集中がより発生しやすくなるため、消去の際、
コントロールゲートに印加する電圧を低下させることも
可能になり、半導体記憶装置の耐圧特性も改善すること
ができる。
【００２２】また、フローティングゲートの側部にスペ
ーサーを形成するので、リバーストンネリング現象を防
止することができる。
ーサーを形成するので、リバーストンネリング現象を防
止することができる。
【図１】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図３】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図４】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図５】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図６】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図７】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図８】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。
す断面図である。
【図９】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。
す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
Claims (4)
- 【請求項１】 一導電型の半導体基板上のゲート絶縁膜
上に形成されたシリコン膜より成るフローティングゲー
トと、前記フローティングゲート上に形成されたＬＯＣ
ＯＳ酸化膜と、前記フローティングゲートの一部と絶縁
膜を介して重なって下方へ延在されるコントロールゲー
トと、前記コントロールゲートの端部及び前記フローテ
ィングゲートの端部とオーバーラップするように前記半
導体基板上に形成された逆導電型の拡散領域とを有する
不揮発性半導体記憶装置において、 前記コントロールゲートは前記ゲート絶縁膜上に形成さ
れ、前記フローティングゲートの側部に形成されるスペ
ーサーを介して配置され、有し、 前記フローティングゲートに形成される突起物が前記コ
ントロールゲートに囲まれるように形成されることを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記ＬＯＣＯＳ酸化膜の形状を前記フロ
ーティングゲートの幅サイズより小さくすることを特徴
とする請求項１記載の不揮発性半導体記憶装置 - 【請求項３】 一導電型の半導体基板にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１のシリコン膜の形成する工程
と、 予定のフローティングゲートに対応する前記第１のシリ
コン膜を露出した耐酸化膜を形成する工程と、 前記耐酸化膜を介して前記第１のシリコン膜を酸化しＬ
ＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記第１のシリコ
ン膜をエッチングしてフローティングゲートを形成する
工程と、 全面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜をエッチングし、前記フローティング
ゲートの側面にスペーサを形成し、かつ、前記ＬＯＣＯ
Ｓ酸化膜をエッチングして、この形状をフローティング
ゲートより小さくするエッチング工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を介して、前記フローティングゲート
と重なって下方へ延在されるコントロールゲートを形成
する工程と、 前記コントロールゲートの端部及び前記フローティング
ゲートの端部とにオーバーラップするように前記半導体
基板に拡散領域を形成する工程とを有することを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項４】 一導電型の半導体基板にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１のシリコン膜の形成する工程
と、 予定のフローティングゲートに対応する前記第１のシリ
コン膜を露出した耐酸化膜を形成する工程と、 前記耐酸化膜を介して前記第１のシリコン膜を酸化しＬ
ＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記第１のシリコ
ン膜をエッチングしてフローティングゲートを形成する
工程と、 全面に第１の絶縁膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜が露出しない程度に前記第１の絶
縁膜をエッチングする工程と、 前記ＬＯＣＯＳ酸化膜の形状が前記フローティングゲー
トの形状より小さくなる程度に前記第１の絶縁膜をエッ
チングする工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２絶縁膜を介して、前記フローティングゲートと
重なって下方へ延在されるコントロールゲートを形成す
る工程と、 前記コントロールゲートの端部及び前記フローティング
ゲートの端部とにオーバーラップするように前記半導体
基板に拡散領域を形成する工程とを有することを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234167A JPH1174384A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234167A JPH1174384A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174384A true JPH1174384A (ja) | 1999-03-16 |
Family
ID=16966721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234167A Pending JPH1174384A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108257964A (zh) * | 2016-12-29 | 2018-07-06 | 无锡华润上华科技有限公司 | 闪存器件及其制作方法 |
-
1997
- 1997-08-29 JP JP9234167A patent/JPH1174384A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108257964A (zh) * | 2016-12-29 | 2018-07-06 | 无锡华润上华科技有限公司 | 闪存器件及其制作方法 |
| US11164946B2 (en) | 2016-12-29 | 2021-11-02 | Csmc Technologies Fab2 Co., Ltd. | Manufacturing method for flash device |
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